JPH021132A - Manufacture of integrated circuit structure - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 44
- 230000003647 oxidation Effects 0.000 claims abstract description 29
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 148
- 238000005530 etching Methods 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 16
- 239000002131 composite material Substances 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 15
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 13
- 239000011574 phosphorus Substances 0.000 abstract description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 abstract description 10
- 150000001875 compounds Chemical class 0.000 abstract description 8
- 230000002829 reductive effect Effects 0.000 abstract description 7
- 238000001312 dry etching Methods 0.000 abstract description 5
- 238000000206 photolithography Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 93
- 239000000377 silicon dioxide Substances 0.000 description 45
- 235000012239 silicon dioxide Nutrition 0.000 description 45
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 40
- 229910052581 Si3N4 Inorganic materials 0.000 description 39
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 230000005669 field effect Effects 0.000 description 11
- -1 boron ions Chemical class 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021426 porous silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 241000388002 Agonus cataphractus Species 0.000 description 1
- LSNNMFCWUKXFEE-UHFFFAOYSA-M Bisulfite Chemical compound OS([O-])=O LSNNMFCWUKXFEE-UHFFFAOYSA-M 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- VXAUWWUXCIMFIM-UHFFFAOYSA-M aluminum;oxygen(2-);hydroxide Chemical compound [OH-].[O-2].[Al+3] VXAUWWUXCIMFIM-UHFFFAOYSA-M 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- URQUNWYOBNUYJQ-UHFFFAOYSA-N diazonaphthoquinone Chemical compound C1=CC=C2C(=O)C(=[N]=[N])C=CC2=C1 URQUNWYOBNUYJQ-UHFFFAOYSA-N 0.000 description 1
- JXNKUJHNYSNYSC-UHFFFAOYSA-N diphenylmethanone naphthalene-1,4-dione diazide Chemical compound [N-]=[N+]=[N-].[N-]=[N+]=[N-].C1(C=CC(C2=CC=CC=C12)=O)=O.C(C1=CC=CC=C1)(=O)C1=CC=CC=C1 JXNKUJHNYSNYSC-UHFFFAOYSA-N 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、ゲート長がサブミクロン級の電界効果トラン
ジスタ・デバイスを有する半導体集積回路構造体を製造
する方法に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a method of manufacturing a semiconductor integrated circuit structure having a field effect transistor device with a submicron gate length.
Bo、従来技術及びその問題点
今日の集積回路技術では、標準フォトリングラフィ法を
使って約0.5μm程度の線幅を得、電子ビームやX線
リングラフィなどのより複雑な技法の使用を避けること
が望ましい。最近、集積回路の分野で、チャンネルが高
度に制御されたサブミクロン級の電界効果トランジスタ
を製造する方法を開発するために、大変な努力が払われ
てきている。こうした研究成果の例は、米国特許第42
09349号、第4209350号、第4234362
号、第4258514号、第4502914号明細書に
記載されている。これらの特許は、すべてシリコン本体
上にほぼ水平な面とほぼ垂直な面を形成させ、次いでこ
のほぼ水平な面とほぼ垂直な面の両方の上に非常に狭い
寸法の層を形成させるものである。次いで、この層に反
応性イオン・エツチングなどの異方性エツチング工程を
施し、垂直層をほとんど無傷のままに残して水平層をほ
とんど除去する。付着される層のもとの厚さに応じて、
垂直な層の寸法が調整される。このようにして、サブミ
クロン級の長さの電界効果トランジスタのゲートなど狭
い寸法の領域を得ることができる。Bo, Prior Art and Its Problems Today's integrated circuit technology uses standard photophosphorography methods to obtain linewidths on the order of 0.5 μm, leaving behind the use of more complex techniques such as electron beam or X-ray phosphorography. It is advisable to avoid it. Recently, significant efforts have been made in the field of integrated circuits to develop methods for fabricating submicron field effect transistors with highly controlled channels. An example of such research results is U.S. Pat.
No. 09349, No. 4209350, No. 4234362
No. 4258514 and No. 4502914. These patents all involve forming a substantially horizontal surface and a substantially vertical surface on a silicon body, and then forming a layer of very narrow dimensions on both the substantially horizontal surface and the substantially vertical surface. be. This layer is then subjected to an anisotropic etching process, such as reactive ion etching, which removes most of the horizontal layers while leaving the vertical layers largely intact. Depending on the original thickness of the layer being deposited,
Vertical layer dimensions are adjusted. In this way, regions of narrow dimensions, such as gates of field effect transistors with submicron lengths, can be obtained.
また別の手法では、3層のレジスト系を使用し、フォト
リソグラフィまたは電子線リソグラフィにより電界効果
トランジスタのゲート電極を画定する。この方法では(
たとえば、PCT出願、WO−A−80100839号
を参照のこと)、後でその一部分がゲート電極となる多
結晶シリコン層の表面に、比較的厚い底部ポリマ層、す
なわちレジスト層を付着させる。ベーキング・ステップ
のあと、室温で化学的気相成長法により二酸化シリコン
または窒化シリコンの中間バリア層を付着させる。最上
層は、高感度のポジ型フォトレジスト層であり、露光ま
たは電子ビーム照射及び現像によって所期のゲート電極
のパターンを層内に生成させる。CF4を用いたプラズ
マ・エツチングにより、最上層レジストから二酸化シリ
コンまたは窒化シリコンへのパターン転写を行なう。酸
素反応性イオン・エツチング法を用いて、そのパターン
を底部ポリマ層、すなわちレジスト層に転写する。この
手法によると、二酸化シリコン/窒化シリコン・バリア
層を特定量だけ横バイアス・エツチングするために、比
較的高圧で底部レジスト層を酸素エツチングする。その
結果、最上層レジスト層の最初の線幅に対して線幅バイ
アスだけ縮小された最下層フォトレジスト・バーが得ら
れ、それが次の多結晶シリコン反応性イオン・エツチン
グ・ステップ用のフォトレジスト・マスクとして働く。Another approach uses a three-layer resist system to define the gate electrode of the field effect transistor using photolithography or electron beam lithography. in this way(
For example, see PCT application WO-A-80100839), a relatively thick bottom polymer layer, ie a resist layer, is deposited on the surface of the polycrystalline silicon layer, a portion of which will later become the gate electrode. After the baking step, an intermediate barrier layer of silicon dioxide or silicon nitride is deposited by chemical vapor deposition at room temperature. The top layer is a sensitive positive photoresist layer in which the desired gate electrode pattern is created by exposure or electron beam irradiation and development. Plasma etching with CF4 transfers the pattern from the top layer resist to silicon dioxide or silicon nitride. The pattern is transferred to the bottom polymer layer, ie, the resist layer, using an oxygen-reactive ion etching process. According to this technique, the bottom resist layer is oxygen etched at relatively high pressure to lateral bias etch the silicon dioxide/silicon nitride barrier layer by a specific amount. The result is a bottom photoresist bar that is reduced by a linewidth bias with respect to the initial linewidth of the top resist layer, which becomes the photoresist bar for the next polysilicon reactive ion etching step.・Works as a mask.
フォトレジスト・バーの基部は厳密に画定されず、その
幅がウェハ中心から縁部までかなりの範囲で差が出るこ
とがわかっているので、このステップは寸法制御が不十
分である。さらに、酸化物や窒化物がオーバーハングす
るため、横方向の酸素エツチング速度が時間に関して一
定でなく、幾何形状により平均線幅バイアスが制限され
る。This step provides poor dimensional control since the base of the photoresist bar is not precisely defined and its width has been found to vary over a considerable range from the center of the wafer to the edge. Furthermore, due to oxide and nitride overhangs, the lateral oxygen etch rate is not constant over time, and the geometry limits the average linewidth bias.
したがって、集積してメモリや論理回路で有用な集積回
路構造にすることができる、チャンネルが短(、高度に
寸法制御された電界効果トランジスタを製造する方法を
提供することが望ましい。It is therefore desirable to provide a method for fabricating short channel, highly dimensionally controlled field effect transistors that can be integrated into integrated circuit structures useful in memory and logic circuits.
集積回路の分野では、酸化及び酸化部分の除去により、
多孔性シリコンまたは多結晶シリコンの線寸法を減少さ
せる努力が払われてきた。1つの方法が、H,B、ポッ
ク(Pogge)、「線幅の狭いマスキング法(Har
row Line−Width MaskingMet
hod) J 、I 8Mテクニカル・ディスクロージ
ャ・プルテン(Technical Disclosu
reBulletin)、1976年11月、第19巻
、第6号、pp、2057−2058に記載されている
。In the field of integrated circuits, by oxidation and removal of oxidized parts,
Efforts have been made to reduce the linear dimensions of porous or polycrystalline silicon. One method is described by H.B., Pogge, "Narrow Line Masking Method".
row Line-Width MaskingMet
hod) J, I 8M Technical Disclosure Pluten
reBulletin), November 1976, Vol. 19, No. 6, pp. 2057-2058.
この方法は、多孔性シリコンを用い、続いてこの多孔性
シリコンを酸化するものである。その他の方法は、E、
バス−(Bassous ) 、rサブミグ0フ級シリ
コン・デバイスの製造法(FabricatingSu
bmicrometer 5ilicon Devic
es) J 11 B Mテクニカル・ディスクロージ
ャ・プルテン、1972年11月、第15巻、第6号、
I)p、1823−1825; S、A、アラパス(
Δbbas)等、[フォトリソグラフィ集積回路製造処
理の最小寸法の拡大(Extending the旧n
imal Dimensionsof Photoli
thographic Integrated−Cir
cuitFabrication Processin
g) J 、同誌、1977年9月、第20巻、第4号
、I)p、1378−1378; E、バス−等、「
高度に制御可能なサブミクロン級の宵効チャンネル長を
有する高性能IGFET構造の製造方法(Method
of Fabricatinglligh−Perf
ormance IGFET 5tructures
withflighty Controllabl
e Submicron EffectiveChan
nel Lengths) J 、同誌、1979年5
月、第21巻、第12号、1)り、5035−5038
に記載されている。これらの発表論文は、すべてまず酸
化シリコンや窒化シリコンなど酸化ブロック材の中間マ
スクを用いてマスクにした多結晶シリコン・マスキング
材を使用し、多結晶シリコンを熱酸化して線幅を減少さ
せるものである。2ミクロン未満の線寸法を得ることも
可能である。This method uses porous silicon and subsequently oxidizes the porous silicon. Other methods are E,
Bassous, Fabricating Method for Submigration-grade Silicon Devices
bmicrometer 5ilicon Device
es) J 11 BM Technical Disclosure Pulten, November 1972, Volume 15, No. 6,
I) p, 1823-1825; S, A, Arapas (
Extending the minimum dimensions of photolithographic integrated circuit manufacturing processes (Δbbas), etc.
imal Dimensions of Photoli
thographic Integrated-Cir
cutFabrication Processin
g) J, Same Magazine, September 1977, Volume 20, No. 4, I) p, 1378-1378; E, Basu et al., "
Method for manufacturing high-performance IGFET structures with highly controllable submicron channel lengths
of Fabricatinglligh-Perf
ormance IGFET 5structures
with flighty control
e Submicron EffectiveChan
nel Lengths) J, same magazine, 1979, 5
Monthly, Volume 21, No. 12, 1), 5035-5038
It is described in. All of these published papers first use a polycrystalline silicon masking material masked with an intermediate mask of oxidized block material such as silicon oxide or silicon nitride to thermally oxidize polycrystalline silicon to reduce line width. It is. It is also possible to obtain line dimensions of less than 2 microns.
これらの技法はすべて、未ドープのまたはその場で(i
n 5itu)ドープした多結晶シリコンを使用して
おり、下にあるシリコンが多結晶構造であるため、多結
晶シリコン上での熱酸化物の成長が容易に制御できない
かまたは一様でないことがわかっているので、酸化が難
しい。したがって、ゲート電極の、したがって下にある
トランジスタ・チャンネルのクリティカルな長さの制御
が悪くなる。さらに、酸化ブロック材のマスク(キャッ
プ)の厚さは、従来、約1100n程度またはそれ以上
であり、このようなキャップを除去するために湿式エツ
チング・ステップが必要であった。All these techniques are based on undoped or in situ (i
n5itu) using doped polycrystalline silicon, and found that thermal oxide growth on polycrystalline silicon is not easily controlled or non-uniform due to the polycrystalline structure of the underlying silicon. oxidation is difficult. Therefore, control of the critical length of the gate electrode and therefore of the underlying transistor channel is impaired. Furthermore, the thickness of the oxidation blocking material mask (cap) has traditionally been on the order of about 1100 nm or more, requiring a wet etching step to remove such cap.
C1問題点を解決するための手段
基板内部の各半導体領域を互いに分離する表面分離パタ
ーンが半導体基板内に形成される。本発明に基づく、サ
ブミクロン級の長さのデバイス素子を有する半導体集積
回路構造の製造方法を記載する。これらの半導体領域に
は、後でデバイスを設けることになる。半導体基板の表
面上に、後でその一部分がゲート誘電体層となる第1の
絶縁化合物層を形成させる。この絶縁化合物層上に、多
結晶シリコン層を付着させる。イオン注入により、多結
晶シリコン層を高濃度にドープさせ、約850′C以下
でアニールさせる。多結晶シリコン層を乾式エツチング
して、側壁角が約90度±2度の範囲にある多結晶シリ
コン部分をあとに残す。多結晶シリコン部分を熱酸化さ
せ、熱酸化物を除去して、あとに厚さと長さが減少した
サブミクロンに及の多結晶シリコン部分を残す。次いで
、サブミクロン級の制御された長さを有する多結晶シリ
コン部分をマスクとして使って、イオン注入法などによ
って、半導体基板に所期のパターンのPN接合部を形成
する。多結晶シリコン部分の側方の寸法だけを減少させ
たい場合には、多結晶シリコン層上に第2の絶縁層(保
護層)を付着させる。この第2の絶縁層ならびに多結晶
シリコン層を、乾式エツチングによってパターン付けす
る。多結晶シリコン部分の上に残った第2の絶縁層のキ
ャップが表面酸化を防止するが、それらの部分の側方酸
化は許すのである。Means for Solving the C1 Problem A surface isolation pattern is formed in a semiconductor substrate that separates semiconductor regions within the substrate from each other. A method of manufacturing a semiconductor integrated circuit structure having submicron length device elements is described in accordance with the present invention. Devices will later be provided in these semiconductor regions. A first insulating compound layer, a portion of which will later become a gate dielectric layer, is formed on the surface of the semiconductor substrate. A polycrystalline silicon layer is deposited over this insulating compound layer. The polycrystalline silicon layer is heavily doped by ion implantation and annealed at about 850'C or less. The polycrystalline silicon layer is dry etched to leave behind a portion of polycrystalline silicon with sidewall angles in the range of approximately 90 degrees plus or minus 2 degrees. The polycrystalline silicon portion is thermally oxidized and the thermal oxide is removed, leaving behind a submicron polycrystalline silicon portion of reduced thickness and length. Next, using the polycrystalline silicon portion having a controlled submicron length as a mask, a PN junction in a desired pattern is formed in the semiconductor substrate by ion implantation or the like. If only the lateral dimensions of the polycrystalline silicon portion are desired to be reduced, a second insulating layer (protective layer) is deposited on the polycrystalline silicon layer. This second insulating layer as well as the polycrystalline silicon layer are patterned by dry etching. The cap of the second insulating layer that remains over the polycrystalline silicon portions prevents surface oxidation, but allows lateral oxidation of those portions.
前段に記載した方法は、集積回路構造でサブミクロン級
のゲート長の電界効果トランジスタ・デバイスを製作す
るのに、特に適している。この場合、厚さ約4ないし6
nmの酸化シリコンと約11ないし15nmの窒化シリ
コンと約1.0ないし1.5nmの二酸化シリコンの組
合せで第1の絶縁化合物層を形成することが好ましい。The method described above is particularly suitable for fabricating submicron gate length field effect transistor devices in integrated circuit structures. In this case, the thickness is about 4 to 6
Preferably, the first insulating compound layer is formed from a combination of about 1.0 to 1.5 nm of silicon oxide, about 11 to 15 nm of silicon nitride, and about 1.0 to 1.5 nm of silicon dioxide.
多結晶シリコン層の厚さは、約350ないし650nm
の範囲である。この層のドーピングは、約1ないし4×
1016/c112の範囲のドーズ量で約40ないし8
0KeVで、リンまたはヒ素のイオン注入によって行な
うことが好ましい。イオン注入のあと、約800℃で多
結晶シリコン層をアニールして、その上部のリンまたは
ヒ素の濃度をより高くする。SF6 約6ないし8体
積%、CQ22ないし3体積%、残りをHeとするエツ
チング・ガス混合物を用いた反応性イオン・エツチング
により、約0.1ないし0 、3 W/am2という比
較的低い電力密度で、はぼ垂直な側壁を有する多結晶シ
リコン部分のパターンを形成することが好ましい。多結
晶シリコン層中のドーピング材料が高濃度であると、以
前使用されていた温度、すなわち約800℃よりも低い
温度で、この層の熱酸化が可能となる。また、この高濃
度により、二酸化シリコンの制御しやすい−様な熱成長
も可能となる。The thickness of the polycrystalline silicon layer is approximately 350 to 650 nm.
is within the range of The doping of this layer is approximately 1 to 4×
approximately 40 to 8 at doses in the range of 1016/c112
Preferably, this is done by ion implantation of phosphorus or arsenic at 0 KeV. After ion implantation, the polycrystalline silicon layer is annealed at approximately 800° C. to provide a higher concentration of phosphorus or arsenic thereon. Reactive ion etching using an etching gas mixture of about 6 to 8 vol.% SF6, 22 to 3 vol.% CQ, and the balance He results in relatively low power densities of about 0.1 to 0.3 W/am2. It is preferred to form a pattern of polycrystalline silicon portions with nearly vertical sidewalls. The high concentration of doping material in the polycrystalline silicon layer allows thermal oxidation of this layer at temperatures lower than previously used, ie, about 800°C. This high concentration also allows for controlled thermal growth of silicon dioxide.
本発明の方法は、多結晶シリコン層を使用して高いイオ
ンドーズ量で注入し、約800ないし850℃でアニー
ルし、後で従来よりも短時間で、下層となるこの多結晶
シリコン層上に極めて−様な熱酸化物を成長させること
により、従来技術のこれらの欠点を軽減するものである
。多結晶シリコン層上の酸化ブロック材の厚さは、現在
、数nm程度にすぎず、その除去には非常に短時間の乾
式エツチング・ステップで十分である。The method of the present invention uses a polycrystalline silicon layer, implants at a high ion dose, anneals at about 800 to 850°C, and then implants the underlying polysilicon layer in a shorter time than conventionally. By growing a highly similar thermal oxide, these drawbacks of the prior art are alleviated. The thickness of the oxidized blocking material on the polycrystalline silicon layer is currently only on the order of a few nanometers, and a very short dry etching step is sufficient for its removal.
上記方法を図面に即して説明すると、半導体基板(10
)中に、後でデバイスを設けることになる領域を画定す
る表面分離パターン(12)を形成させる。半導体基板
上に、後でその一部分がゲート誘電体となる第1の絶縁
化合物層(tea、blC)を形成する。次に、上記化
合物層(20)に多結晶シリコン層を付着させる。リン
・イオン注入法により、多結晶シリコン層(20)を高
濃度にドープし、約850℃以下でアニールする。フォ
トリソグラフィ及び乾式エツチングにより、多結晶シリ
コン部分を画定する。S F s/ CU 2/ He
中で約0.1ないし0.3W/c+a2という低い電力
密度で乾式エツチングを行なう。多結晶シリコン層(2
0)の残りの部分に約800℃の温度で熱酸化を施す。To explain the above method based on the drawings, the semiconductor substrate (10
) in which a surface separation pattern (12) is formed which defines the area in which the device will later be provided. A first insulating compound layer (tea, blC) is formed on the semiconductor substrate, a portion of which will later become the gate dielectric. A polycrystalline silicon layer is then deposited on the compound layer (20). The polycrystalline silicon layer (20) is heavily doped by phosphorous ion implantation and annealed at a temperature below about 850°C. Photolithography and dry etching define the polycrystalline silicon portions. S F s/ CU 2/ He
Dry etching is carried out at a low power density of about 0.1 to 0.3 W/c+a2. Polycrystalline silicon layer (2
The remaining portion of 0) is subjected to thermal oxidation at a temperature of about 800°C.
この熱酸化の間に制御可能な量の多結晶シリコンが消費
される。熱成長させた酸化物(26)を除去した後、長
さ及び厚さが所期の量だけ減少した多結晶シリコン部分
が得られる。A controllable amount of polycrystalline silicon is consumed during this thermal oxidation. After removing the thermally grown oxide (26), a polycrystalline silicon portion is obtained whose length and thickness are reduced by the desired amount.
多結晶シリコン部分(20)の長さと厚さの両方ではな
く、長さだけを減少させたい場合には、酸化中、これら
の部分の垂直面をキャップで保護しなければならない。If it is desired to reduce only the length and not both the length and thickness of the polycrystalline silicon parts (20), the vertical faces of these parts must be protected with caps during oxidation.
キャップは、二酸化シリコン応力除去層上に配列された
厚さ数nmの窒化シリコン層から構成できる。The cap may consist of a silicon nitride layer several nm thick arranged on a silicon dioxide stress relief layer.
この方法は、電界効果トランジスタのサブミクロン級の
長さのゲート電極を形成するのに、特に有用である。This method is particularly useful for forming submicron length gate electrodes of field effect transistors.
D8実施例
次に具体的に第1A図、第1B図ないし第7図を参照す
ると、高密度集積回路構造中にサブミクロン級のチャン
ネル長をもつ電界効果トランジスタを製造する2つの実
施例が示されている。図にはNチャンネルMO8FET
集積回路を製作するプロセスが示されているが、その代
わりに、トランジスタ及び関連領域の様々な素子の極性
を単に逆転させるだけで、これらの実施例により、Pチ
ャンネルFETを製作することもできることは明白であ
る。D8 Embodiment Referring now specifically to FIGS. 1A, 1B through 7, two embodiments are shown for fabricating field effect transistors with submicron channel lengths in high density integrated circuit structures. has been done. The figure shows an N-channel MO8FET.
Although a process for fabricating an integrated circuit is shown, it should be noted that these embodiments could alternatively fabricate a P-channel FET by simply reversing the polarity of the various elements of the transistor and associated areas. It's obvious.
最初の一連のステップは、第1A図及び第1B図を参照
すればわかるように、p−<too>結晶配向シリコン
基板(10)中で各単結晶シリコン領域を他の単結晶シ
リコン領域から分離する絶縁領域を形成するものである
。分離は、二酸化シリコン、ガラス、ポリイミドなどの
材料を単独でまたは組み合わせて使用する部分的絶縁層
分離とすることが好ましい。好ましい部分的絶縁層分離
のパターン(12)で、単結晶シリコン表面領域を画定
し、最終的にはFETデバイスがその領域内に形成され
る。このタイプの絶縁層分離領域を形成する方法は、当
技術分野では多数存在する。The first series of steps involves separating each single crystal silicon region from other single crystal silicon regions in a p-<too> crystalline oriented silicon substrate (10), as can be seen with reference to FIGS. It forms an insulating region. Preferably, the isolation is a partial dielectric isolation using materials such as silicon dioxide, glass, polyimide, alone or in combination. The preferred pattern of partial dielectric isolation (12) defines the single crystal silicon surface area in which the FET device will ultimately be formed. There are many methods in the art for forming this type of isolation region.
たとえば、米国特許第4104086号及び第4471
523号明細書に、絶縁層分離領域を形成するための詳
細なプロセスが記載されている。絶縁層分離領域(12
)の下に反転層が形成され、その結果、分離した単結晶
領域間に電気漏洩が生じるのを防止するために、通常、
分離領域(12)の下にP+領域(14)を形成する。For example, U.S. Pat.
No. 523 describes a detailed process for forming insulating isolation regions. Insulating layer isolation region (12
) to prevent the formation of an inversion layer beneath the resulting electrical leakage between separated single crystal regions.
A P+ region (14) is formed below the isolation region (12).
まずシリコン基板(10)の表面を熱酸化して、その上
に二酸化シリコン層(図示せず)を形成することにより
、埋設絶縁層分離領域(12)及びP+領域(14)を
形成することができる。次いで、化学的気相成長法によ
り、その上に窒化シリコン層(図示せず)を付着させる
。通常のりソグラフィ及びエツチング技法により、窒化
シリコン層の分離領域中の希望の場所に開口部を形成さ
せる。窒化シリコン層の開口中の二酸化シリコン層を通
してホウ素イオンを注入することにより、P+領域(1
4)が形成される。窒化シリコン層は、ウェハの表面を
覆う残りの領域へのホウ素イオンの浸透に対して有効な
マスクを形成する。次いで、埋設酸化領域(12)を形
成するのに充分な時間、ウェハを酸化環境に置くことに
より、埋設酸化物分離領域(12)を成長させる。次に
シリコン・ウェハの表面から窒化シリコン層及び二酸化
シリコン層を除去する。こうして、半導体シリコン基板
内に、基板内の半導体領域を互いに分離する表面分離パ
ターンが形成される。First, a buried insulating layer isolation region (12) and a P+ region (14) can be formed by thermally oxidizing the surface of a silicon substrate (10) and forming a silicon dioxide layer (not shown) thereon. can. A silicon nitride layer (not shown) is then deposited thereon by chemical vapor deposition. Openings are formed in the silicon nitride layer at the desired locations in the isolation regions using conventional lithography and etching techniques. The P+ region (1
4) is formed. The silicon nitride layer forms an effective mask against penetration of boron ions into the remaining areas covering the surface of the wafer. Buried oxide isolation regions (12) are then grown by placing the wafer in an oxidizing environment for a sufficient time to form buried oxide regions (12). The silicon nitride and silicon dioxide layers are then removed from the surface of the silicon wafer. A surface isolation pattern is thus formed in the semiconductor silicon substrate that separates semiconductor regions within the substrate from each other.
シリコン本体(10)の表面上に、絶縁層(16)を形
成する。この層は、後でその一部分がシリコン基板表面
上のゲート誘電体層となる、熱成長二酸化シリコンでよ
い。別法として、この届は、二酸化シリコン、窒化シリ
コン、窒化二酸化シリコン、N2イオンを注入した二酸
化シリコン、または多結晶二酸化アルミニウム、あるい
はこれらの組合せから構成することもできる。これらの
材料の層厚は、次に行なう熱酸化によって、あまり変化
しない。本発明によれば、絶縁層は、二酸化シリコン(
16a)と窒化シリコン(18b)と二酸化シリコン(
18c)の組合せで形成される。An insulating layer (16) is formed on the surface of the silicon body (10). This layer may be thermally grown silicon dioxide, a portion of which will later become the gate dielectric layer on the silicon substrate surface. Alternatively, the material may be comprised of silicon dioxide, silicon nitride, nitrided silicon dioxide, silicon dioxide implanted with N2 ions, or polycrystalline aluminum dioxide, or combinations thereof. The layer thicknesses of these materials do not change appreciably by the subsequent thermal oxidation. According to the invention, the insulating layer comprises silicon dioxide (
16a), silicon nitride (18b), and silicon dioxide (
18c).
個々の層の厚さは、たとえば、二酸化シリコン層(16
a)4ないし6nm1窒化シリコン層(16b)1工な
いしl 5 n m に酸化シリコン層(16c)1.
0ないし1.5nmの組合せから成る。窒化シリコン層
tab及び二酸化シリコンJfJ18cは、表面絶縁パ
ターン(12)を有する表面全体、及び二酸化シリコン
層(18a)の上を覆っている。二酸化シリコン層は、
約800℃の温度、酸素または酸素/水蒸気の雰囲気中
で、熱成長させるのが好ましい。二酸化シリコンを成長
させる第2の方法は、SiH4及び02を使って大気圧
または低圧条件の下で約450℃でSiO3を付着させ
るという化学的気相成長法である。窒化シリコン層は、
通常、SiH4、NH3及びN2キャリア・ガスを使っ
て大気圧または低圧条件で約800℃の温度で化学的気
相成長法により形成する。The thickness of the individual layers is, for example, a silicon dioxide layer (16
a) 4 to 6 nm 1 silicon nitride layer (16b) 1 to 1 5 nm silicon oxide layer (16c) 1.
It consists of a combination of 0 to 1.5 nm. The silicon nitride layer tab and the silicon dioxide JfJ18c cover the entire surface with the surface insulation pattern (12) and on the silicon dioxide layer (18a). The silicon dioxide layer is
Preferably, thermal growth is performed at a temperature of about 800° C. in an oxygen or oxygen/water vapor atmosphere. A second method of growing silicon dioxide is chemical vapor deposition using SiH4 and 02 to deposit SiO3 at about 450° C. under atmospheric or low pressure conditions. The silicon nitride layer is
It is typically formed by chemical vapor deposition using SiH4, NH3 and N2 carrier gases at atmospheric or low pressure conditions at temperatures of about 800C.
電界効果トランジスタを形成すべきP−基板(10)の
表面伝導度を調節する。たとえば、約7KeVで約1
、2 X I O12/cm2のドーズ量のホウ素イオ
ン注入を使用して、閾値Vtを調節し、表面P領域(1
8)を形成させる。The surface conductivity of the P-substrate (10) on which the field effect transistor is to be formed is adjusted. For example, at about 7 KeV, about 1
, 2 X I O12/cm2 to adjust the threshold Vt and to improve the surface P region (1
8) is formed.
次に、二酸化シリコン/窒化シリコン/二酸化シリコン
複合層(18a1b1c)の表面全体の上に、多結晶シ
リコンJffi(20)を付着させる。Polycrystalline silicon Jffi (20) is then deposited over the entire surface of the silicon dioxide/silicon nitride/silicon dioxide composite layer (18a1b1c).
多結晶シリコン居は、約600℃ないし650℃の温度
範囲、好ましくは約625℃で、水素雰囲気中でシラン
を使用して付着させる。多結晶シリコン層の有効厚さは
、約350ないし650nmであり、430 nmが好
ましい。多結晶シリコン届は、絶縁化合物fi(1B)
の上に形成されているので、シリコン本体(10)と電
気に接触しない。次いで、リンまたはヒ素のイオン注入
及び加熱プロセスにより、多結晶シリコン層(20)
17)表面全体をドープする。The polycrystalline silicon layer is deposited using silane in a hydrogen atmosphere at a temperature range of about 600°C to 650°C, preferably about 625°C. The effective thickness of the polycrystalline silicon layer is approximately 350 to 650 nm, with 430 nm being preferred. Polycrystalline silicon report is an insulating compound fi (1B)
Since it is formed on top of the silicon body (10), it does not make electrical contact with the silicon body (10). Then, a polycrystalline silicon layer (20) is formed by ion implantation of phosphorous or arsenic and a heating process.
17) Dope the entire surface.
ドーピング材の多結晶シリコン中での溶解度により、多
結晶シリコンのその場での(in 5itu)ドーピ
ングが制限され、かつこのドーピング材の−様な分布に
より多結晶シリコンの酸化速度に対する局部的影響が防
止されるものの、イオン注入ドーピングにより、ドーピ
ング材の濃度が溶解度の限度をはるかに超える。酸化物
の一様性及び多結晶シリコンの酸化速度は、ドーピング
材の濃度に大いに依存し、この濃度が増大するにつれて
酸化速度は増加する。後の酸化継続時間をできるだけ短
くすることが望ましいので、高濃度のドーピング材が好
ましい。したがって、本発明によれば、約40ないし8
0KeVで、約1ないし4 X 10”6/cm2の範
囲のリン・イオンのドーズ量で、多結晶シリコン層(2
0)をドープする。The solubility of the doping material in polycrystalline silicon limits the in situ doping of the polycrystalline silicon, and the -like distribution of this doping material has a localized effect on the oxidation rate of the polycrystalline silicon. Although prevented, ion implantation doping causes the concentration of the doping material to far exceed the solubility limit. The uniformity of the oxide and the rate of oxidation of polycrystalline silicon are highly dependent on the concentration of the dopant, with the rate of oxidation increasing as this concentration increases. High concentrations of doping material are preferred, as it is desirable to keep the subsequent oxidation duration as short as possible. According to the invention, therefore, about 40 to 8
At 0 KeV, a polycrystalline silicon layer (2
0).
注入に続いて、ウェハをN2中で、約800ないし85
0℃の温度範囲で約1時間アニールする。Following implantation, the wafer is heated in N2 for about 800 to 85
Anneal at a temperature range of 0° C. for about 1 hour.
このアニール処理により、多結晶シリコン層中のリン・
イオンの分布は、この居の上部でリン濃度が高くなるよ
うになる。たとえば、厚さ約430nmの多結晶シリコ
ン層で測定されたリン濃度プロフィルは、上から1/4
の部分で層の残りの部分の約2倍のリン・イオン濃度を
示す。この濃度プロフィルは、注入エネルギー及びアニ
ール温度に依存するが、後の酸化及びエツチング・プロ
セスにとって重要である。たとえば、約900ないし1
000℃というさらに高い温度でアニールを行なう場合
、注入したリン・イオンの完全な再分配が起こり、多結
晶シリコン層(20)中の濃度がどこでも一定になる。Through this annealing process, phosphorus in the polycrystalline silicon layer
The ion distribution is such that the phosphorus concentration is high at the top of this chamber. For example, the phosphorus concentration profile measured in a polycrystalline silicon layer with a thickness of about 430 nm is
shows a phosphorus ion concentration approximately twice that of the rest of the layer. This concentration profile depends on implant energy and annealing temperature, but is important for subsequent oxidation and etching processes. For example, about 900 to 1
If annealing is carried out at a higher temperature of 0.000° C., a complete redistribution of the implanted phosphorus ions occurs, resulting in a constant concentration everywhere in the polycrystalline silicon layer (20).
本実施の好ましい実施例(第2B図)では、“多結晶シ
リコン層(20)上に、二酸化シリコン/窒化シリコン
の二重層を形成し、後でそれを利用して多結晶シリコン
の一部分を画定する。この二重層はまた、それらの部分
の表面酸化を防止するが、側方酸化は許す。上記のよう
なプロセス条件を用いて、多結晶シリコン層(20)上
に二酸化シリコン層(第1B図の22a)を化学的気相
成長法によって熱成長、すなわち付着させ、二酸化シリ
コン層(22a)上に、窒化シリコン層(22b)を化
学的気相成長法によって付着させる。In a preferred embodiment of this implementation (Figure 2B), a bilayer of silicon dioxide/silicon nitride is formed on the polycrystalline silicon layer (20), which is later used to define a portion of the polycrystalline silicon. This double layer also prevents surface oxidation in those parts, but allows lateral oxidation. Using process conditions as described above, a silicon dioxide layer (first B 22a) of the figure is thermally grown or deposited by chemical vapor deposition, and on top of the silicon dioxide layer (22a) a silicon nitride layer (22b) is deposited by chemical vapor deposition.
これらの層の厚さは、たとえば、二酸化シリコンが5な
いし8nmで、窒化シリコンが4ないし6nmである。The thickness of these layers is, for example, 5 to 8 nm for silicon dioxide and 4 to 6 nm for silicon nitride.
別法として、リンの他に窒素も含存するイオンの注入に
より、多結晶シリコン層(20)上にこの層のドーピン
グを行なうのと同じステップで絶縁属(22)を形成す
ることができる。たとえば、P N 2+などの化学種
を2. I X 1016/cm”程度のドーズ量で
50KeVで注入して、続いてN2+中で約850℃、
1時間アニール・ステップを行なう。アニール中に、リ
ン・イオンが多結晶シリコン層(20)全体に分配され
、窒化イオンはこの層の表面に移動して、その上に表面
窒化物層(22)を形成する。分子窒素イオン(N2”
)注入法の機構についての詳細は、たとえば、W、J。Alternatively, the insulating metal (22) can be formed on the polycrystalline silicon layer (20) in the same step as doping this layer by implantation of ions containing nitrogen as well as phosphorus. For example, a chemical species such as P N 2+ is combined with 2. Implantation at 50 KeV with a dose on the order of I x 1016/cm" followed by implantation at about 850° C. in N2+
Perform an anneal step for 1 hour. During the anneal, phosphorus ions are distributed throughout the polycrystalline silicon layer (20) and nitride ions migrate to the surface of this layer to form a surface nitride layer (22) thereon. Molecular nitrogen ion (N2”
) Details about the mechanism of the injection method can be found, for example, in W, J.
M、J、ジョスキン(Josquin )等、J。M, J., Josquin et al., J.
Electrochem、Soc、 1第129巻1第
8号、1982年8月、pp、1803に出ている。Electrochem, Soc, Vol. 129, No. 8, August 1982, pp. 1803.
制御可能なサブミクロン級の長さとほぼ垂直な側壁を有
する多結晶シリコン層(20)の残りの部分を形成する
プロセスは、第2.3.4図を参照すると、より良く理
解することができる。The process of forming the remainder of the polycrystalline silicon layer (20) with controllable submicron length and nearly vertical sidewalls can be better understood with reference to Figure 2.3.4. .
標準のフォトリングラフィ・プロセスを用いて、多結晶
シリコン層(20)上にフォトレジスト・マスク(第2
A、B図の24)を製作する。このプロセスで、多結晶
シリコンJiffl (20)の表面に、フォトレジス
トを約1μmの厚さで付着させる。A photoresist mask (second
Manufacture 24) in figures A and B. In this process, photoresist is deposited on the surface of polycrystalline silicon Jiffl (20) to a thickness of about 1 μm.
この目的には、様々の既知のポジ型フォトレジストが適
している。たとえば、フェノールホルムアルデヒド樹脂
とベンゾフェノン・ナフトキノン・ジアジド増感剤をベ
ースとするシプレー社(Shipley Comp、)
のAZ1450Jフォトレジストや、フェノール樹脂及
び増感剤として1−オキソ−2−ジアゾナフタレン・ス
ルホン酸と非対称第1または第2脂肪族ジオールのビス
エステルをベースとする、米国特許第4397937号
に記載のTNSフォトレジストがある。波長436nm
で露光させ、続いてN2中で約95ないし105℃の温
度範囲で約30分間焼成し、水酸化テトラメチルアンモ
ニウムをベースとする水性AZ現像剤中で現像を行なう
という、周知の紫外露光手段により、AZフォトレジス
ト層のパターン付けを行なう。Various known positive photoresists are suitable for this purpose. For example, Shipley Comp, which is based on phenol formaldehyde resin and benzophenone naphthoquinone diazide sensitizers.
and the AZ1450J photoresists described in U.S. Pat. No. 4,397,937 based on phenolic resins and bisesters of 1-oxo-2-diazonaphthalene sulfonic acid and asymmetric primary or secondary aliphatic diols as sensitizers. There is TNS photoresist. Wavelength 436nm
by means of well-known ultraviolet exposure, followed by baking in N2 at a temperature range of about 95 to 105° C. for about 30 minutes, and development in an aqueous AZ developer based on tetramethylammonium hydroxide. , patterning the AZ photoresist layer.
別法として、3層レジスト系を使ってフォトレジスト・
マスクを作成することもできる。このプロセスでは、多
結晶シリコン層(20)の表面に、厚さ約1ないし3μ
mのポリマ層すなわちレジスト層(24a)を付着させ
た後、約210″Cで約30分間焼成を行なう。次いで
、室温でのプラズマ増強化学的気相成長法により、厚さ
0.1ないし0.2μmの窒化シリコン中間マスキング
層(24b)を付着させる。最上層(24c)は厚さ0
.2ないし1μmの高感度ポジ型フォトレジスト層であ
り、その中に上記のように所期のパターンが形成される
。サブミクロメータ級のパターンについては、電子ビー
ムが用いられる。約66゜5マイクロバールのCF4を
用いたプラズマ・エツチングにより、最上層パターンか
ら窒化シリコン(24b)へのパターン転写を実施する
。酸素反応性イオン・エツチング・プロセスを用いて、
パターンを最下部のポリマ層すなわちレジスト層に転写
する。圧力約5マイクロバール、高周波電力密度がO,
IW/am2の場合、エツチング速度は毎分70nmと
なる。この3層プロセス段階では、フォトレジスト・マ
スク製作中の許容差が減少するため、厳密に垂直なフォ
トレジスト側壁が得られる。Alternatively, a three-layer resist system can be used to
You can also create masks. In this process, the surface of the polycrystalline silicon layer (20) is coated with a thickness of about 1 to 3 μm.
After depositing the polymer layer or resist layer (24a) of m, baking is carried out at about 210"C for about 30 minutes. Then, by plasma enhanced chemical vapor deposition at room temperature, a thickness of 0.1 to 0. .2 μm silicon nitride intermediate masking layer (24b) is deposited.The top layer (24c) has a thickness of 0.
.. It is a 2-1 μm high-sensitivity positive photoresist layer in which the desired pattern is formed as described above. For submicrometer patterns, an electron beam is used. Pattern transfer from the top layer pattern to silicon nitride (24b) is carried out by plasma etching with CF4 at approximately 66.degree. 5 microbar. Using an oxygen-reactive ion etching process,
Transfer the pattern to the bottom polymer layer or resist layer. Pressure is approximately 5 microbar, high frequency power density is O,
For IW/am2, the etching rate is 70 nm/min. This three-layer process step reduces tolerances during photoresist mask fabrication, resulting in strictly vertical photoresist sidewalls.
次に、多結晶シリコン層(20)のエツチングを続けて
、FETチャンネル・デバイスとなる領域を横切って広
がるサブミクロン級の長さの部分を生じさせる。このよ
うな部分の1つを第3A図に示す。このエツチング・ス
テップは、SF6/CQ2/H’e中での反応性イオン
・エツチングなど異方性のものである。先にCF4エツ
チング・ステップを実施して、多結晶シリコンから自然
酸化物を除去しておくこともできる。Etching of the polycrystalline silicon layer (20) is then continued to create submicron lengths extending across the area that will become the FET channel device. One such section is shown in Figure 3A. This etching step is anisotropic, such as a reactive ion etch in SF6/CQ2/H'e. A CF4 etch step may be performed first to remove native oxide from the polycrystalline silicon.
テスト結果によれば、これらのデバイス領域を覆う制御
可能な量の多結晶シリコン部分を除去することによって
FETチャンネル長を減少させる結晶シリコン部分を得
ることができる場合だけである。側壁角度がこれより小
さい場合(たとえばY=85°の場合)には、多結晶シ
リコン側壁の下端において二酸化シリコン/窒化シリコ
ン複合デー) (18b118c)中にトレンチが形成
され、このためデバイスは役に立たなくなる。したがっ
て、多結晶シリコンと窒化シリコン及び二酸化シリコン
との間で良好な選択性をもたらし、9O度の角を生成す
るエツチング・プロセスを開発しなければならなかった
。多結晶シリコンと窒化シリコンの間で約15:1の選
択性をもたらし、複合ゲートの窒化シリコンを貫通する
エツチング及び多結晶シリコン側壁の下端での上記のト
レンチ生成を避けるために、低い電力密度、好ましくは
終点まで約0.1ないし0.3W/am2、終点からは
0 、05 W/am2/満の電力密度で反応性イオン
・エツチングを行なって、約15%の過剰エツチングを
行なわせなければならない。エツチングの終点は、レー
ザ干渉を用いて決定する。Test results have shown that it is only possible to obtain crystalline silicon portions that reduce the FET channel length by removing a controllable amount of polycrystalline silicon portions that cover these device areas. If the sidewall angle is smaller than this (e.g. Y=85°), a trench will be formed in the silicon dioxide/silicon nitride composite layer (18b118c) at the bottom edge of the polycrystalline silicon sidewall, rendering the device useless. . Therefore, an etching process had to be developed that provides good selectivity between polycrystalline silicon and silicon nitride and silicon dioxide and produces a 90 degree angle. A low power density, resulting in a selectivity of about 15:1 between polysilicon and silicon nitride, and to avoid etching through the silicon nitride of the composite gate and the above-mentioned trench creation at the bottom edge of the polysilicon sidewalls. Reactive ion etching is preferably performed at a power density of about 0.1 to 0.3 W/am2 to the end point and less than 0.05 W/am2/from the end point to avoid overetching of about 15%. It won't happen. The etching end point is determined using laser interference.
1つの例では、次のようなパラメータを用いて、フォト
レジスト・マスク(24)または(第2A図、第2B図
の24a)によって露光した領域で、多結晶シリコン層
(20)をエツチングする。In one example, the polycrystalline silicon layer (20) is etched in the areas exposed by the photoresist mask (24) or (24a in FIGS. 2A and 2B) using the following parameters.
エツチング・ガス S F s/ CQ 2/ H
e組成(体積%) ?、5 2.5 9
0流量(sccm/分)40
圧力(マイクロバール)65
エツチング時間(分)
電力(W)
電力密度(W/cII+2)
0,1−0,3
(終点以降は0.05未*)
上記に示したエツチング・パラメータは、使用する装置
に応じて補正しなければならないことに注意されたい。Etching gas S F s/ CQ 2/ H
eComposition (volume%)? , 5 2.5 9
0 flow rate (sccm/min) 40 Pressure (microbar) 65 Etching time (min) Power (W) Power density (W/cII+2) 0,1-0,3 (0.05 less* after the end point) As shown above Note that the etching parameters determined must be corrected depending on the equipment used.
さらに、上記プロセスのいくつかの変形を実行して、手
順を最適化し、製造プロセスを簡単にすることができる
。Additionally, several variations of the above process can be performed to optimize the procedure and simplify the manufacturing process.
酸素プラズマ中での等方性ストリッピングにより、残っ
たフォトレジスト・エツチング用マスクを除去すると、
垂直な多結晶シリコン側壁を有する第3A図の構造が残
る。The remaining photoresist etch mask is removed by isotropic stripping in oxygen plasma.
The structure of FIG. 3A remains with vertical polysilicon sidewalls.
上記の好ましい実施例に基づく多結晶シリコン! (2
0)上に配列した二酸化シリコン/窒化シリコン二重居
(第1B図の22a、22b)のエツチングは、多結晶
シリコンのエツチングとは異なるエツチング・ガスを用
いて行なわなければならない。このエツチング・ステッ
プもCF 4プラズマ中での反応性イオン・エツチング
である。1つの例では、次のようなパラメータを用いて
、上記のようにして作成した第2B図のフォトレジスト
・マスク(24)によって露光した領域で、二重層をエ
ツチングする。Polycrystalline silicon based on the preferred embodiments above! (2
0) The etching of the silicon dioxide/silicon nitride double oxide array (22a, 22b in FIG. 1B) arranged on top must be performed using a different etching gas than the etching of polycrystalline silicon. This etching step is also a reactive ion etch in a CF4 plasma. In one example, the following parameters are used to etch the bilayer in the areas exposed by the photoresist mask (24) of FIG. 2B created as described above.
エツチング・ガス CF。Etching gas CF.
流ffi(seem/分)15
圧力(マイクロバール)50
エツチング時間(分) 2電力(W)
250電力密度(W/cm2)
0.25このエツチング・ステップで、自
然酸化物も多結晶シリコン表面から除去される。次いで
、エツチング・ガスとしてS F 6 / CQ 2
/ Heを使用し、上記のパラメータを用いて、同じチ
ェンバ中で多結晶シリコン層(20)をエツチングする
。酸素プラズマ中でフォトレジスト・マスクを除去する
と、垂直な多結晶シリコン側壁を有する第3B図の構造
が残る。Flow ffi (seem/min) 15 Pressure (microbar) 50 Etching time (min) 2 Power (W)
250 power density (W/cm2)
0.25 This etching step also removes native oxide from the polycrystalline silicon surface. Then SF 6 /CQ 2 as etching gas
Etch the polycrystalline silicon layer (20) in the same chamber using /He using the above parameters. Removal of the photoresist mask in an oxygen plasma leaves the structure of FIG. 3B with vertical polysilicon sidewalls.
続いて、多結晶シリコン層(20)の残った部分の酸化
を行なう。それには、第3A図の構造全体に、消費され
る多結晶シリコンの量が制御可能な、通常の熱酸化を施
す。その結果を第4A図に示す。多結晶シリコンを酸化
して二酸化シリコンにする場合、形成される酸化物の厚
さは反応したシリコンの厚さの約2倍である。Subsequently, the remaining portion of the polycrystalline silicon layer (20) is oxidized. To do this, the entire structure of FIG. 3A is subjected to a conventional thermal oxidation in which the amount of polycrystalline silicon consumed is controllable. The results are shown in Figure 4A. When polycrystalline silicon is oxidized to silicon dioxide, the thickness of the oxide formed is approximately twice the thickness of the reacted silicon.
テスト結果によれば、多結晶シリコン中のドーピング材
濃度が高いので、この材料を水/酸素雰囲気中で、約8
00℃またはそれ以下の温度範囲で比較的短時間(4な
いし7時間)熱酸化して、本発明によるプロセスで必要
とされる数1100nの厚さの酸化物を得ることが可能
である。こうした条件のもとで、チャンネルのドーピン
グ・プロフィルが有害な影響を受けることはない。多結
晶シリコン層(20)の上部でのリンまたはヒ素イオン
の濃度は下部の濃度と異なるので、イオン濃度に応じて
この層の酸化速度に局部的な影響を及ぼすことも可能で
ある。未ドープのまたはその場でドープしたドーピング
の分布が−様な多結晶シリコンの酸化は、当該の多結晶
シリコン部分の側壁の上端と下端での酸化速度が異なり
、上端に突起(角状突起)が形成されるので、通常、制
御が難しい。この角状突起の形成を抑制するために、多
結晶シリコン層(20)の上部では、リンまたはヒ素イ
オンの濃度をより高く選んで、この部分の酸化速度が増
大させる。Test results have shown that due to the high concentration of doping agents in polycrystalline silicon, this material can be used in a water/oxygen atmosphere for approximately
With a relatively short thermal oxidation (4 to 7 hours) in the temperature range of 00° C. or below, it is possible to obtain an oxide thickness of several 1100 nm, which is required in the process according to the invention. Under these conditions, the doping profile of the channel is not adversely affected. Since the concentration of phosphorous or arsenic ions in the upper part of the polycrystalline silicon layer (20) is different from the concentration in the lower part, it is also possible to locally influence the oxidation rate of this layer depending on the ion concentration. Oxidation of undoped or in-situ doped polycrystalline silicon with a similar doping distribution results in different oxidation rates at the top and bottom ends of the sidewalls of the polycrystalline silicon portion, resulting in a protrusion (angular protrusion) at the top end. is usually difficult to control. In order to suppress the formation of this angular protrusion, a higher concentration of phosphorus or arsenic ions is chosen in the upper part of the polycrystalline silicon layer (20) to increase the oxidation rate in this part.
続いて、窒化シリコン層(18b)をエツチング障壁と
して使って、濃フッ化水素酸中でのプラズマ・エツチン
グまたは湿式エツチングなどによって、多結晶シリコン
部分(20)の表面全体から熱酸化物(26)を除去す
る。熱成長させた酸化物(26)を除去すると、長さ及
び厚さの寸法が所期の量だけ減少した多結晶シリコン部
分(第5A図の20)が得られる。Thermal oxide (26) is then removed from the entire surface of the polycrystalline silicon portion (20), such as by plasma etching or wet etching in concentrated hydrofluoric acid, using the silicon nitride layer (18b) as an etch barrier. remove. Removal of the thermally grown oxide (26) results in a polycrystalline silicon portion (20 in FIG. 5A) whose length and thickness dimensions are reduced by the desired amount.
1つの例(第4A図)では、長さ0.9 u m 1厚
さ0.45μmの多結晶シリコン居(20)の一部分の
上に、約800℃で二酸化/リコンを厚さ約333nm
に熱成長させる。l農フッ化水素酸で酸化物を除去する
と、長さ0.60μm1厚さ0.30μmの構造が得ら
れる。約4時間以内に、必要な厚さの酸化物が成長した
。多結晶シリコンff(20)をその分だけより厚く付
着させることにより、多結晶シリコン部分の厚さの減少
を補償する。In one example (Figure 4A), about 333 nm thick of dioxide/licon was deposited at about 800° C. onto a section of polycrystalline silicon layer (20) 0.9 μm long and 0.45 μm thick.
Heat to grow. Removal of the oxide with hydrofluoric acid yields a structure 0.60 μm long and 0.30 μm thick. Within about 4 hours, the required thickness of oxide was grown. The reduction in the thickness of the polycrystalline silicon portion is compensated for by depositing the polycrystalline silicon ff(20) that much thicker.
多結晶シリコン部分(20)の厚さでなく長さだけ減少
させたい場合には、酸化中にキャップ(第3B図の22
a122b)によってこれらの部分の水平表面を保護し
なければならない。従来技術によると、このキャップは
層厚が約1100nの窒化シリコンとすることができる
。ただし、窒化物キャップを、エツチングによって熱酸
化した二酸化シリコンと一緒に完全に除去するには、本
発明の窒化物層の最大厚さは4ないし8nmを超えては
ならない。厚さがこの上うに薄いため、多結晶シリコン
部分の側方酸化中に発生する応力によって窒化シリコン
層が破壊され、これらの部分の水平表面の酸化が防止で
きなくなることが判明した。したがって、多結晶シリコ
ン層と窒化シリコン層の間に、酸化中の窒化シリコン層
の破壊を有効に防止する、二酸化シリコンからなる厚さ
約5ないし8Bmの応力除去層を配置する。以上第1B
図を参照しながら二酸化シリコン層(22a)及び窒化
シリコン層(22b)を付着させる工程段階について説
明してきた。第4B図に示すように、この構造に通常の
熱酸化を施す場合、二酸化シリコン/窒化シリコン・キ
ャップ(22a 122b)の下で横方向に制御可能な
量の多結晶シリコン部分(20)が消費され、二酸化シ
リコン部分(26)を生成する。二酸化シリコン部分を
形成する際に多結晶シリコンが消費されるため、多結晶
シリコン部分(20)の長さは、それぞれ約0.72a
mまたは0.75μmから約0.29μmまたは0.3
3μmにまで減少することが可能である。最後に、エツ
チング法により、二酸化シリコン部分(26)及び二酸
化シリコン/窒化シリコン・キャップ(22a122
b)を同時に除去すると、横方向寸法が必要なだけ狭く
なった多結晶シリコン部分(第5B図の20)が残る。If it is desired to reduce the length but not the thickness of the polycrystalline silicon portion (20), the cap (22 in Figure 3B) may be removed during oxidation.
a122b) shall protect the horizontal surfaces of these parts. According to the prior art, this cap can be silicon nitride with a layer thickness of approximately 1100 nm. However, in order to completely remove the nitride cap along with the thermally oxidized silicon dioxide by etching, the maximum thickness of the nitride layer of the present invention should not exceed 4 to 8 nm. It has been found that because of this thin thickness, the stresses generated during lateral oxidation of the polycrystalline silicon parts destroy the silicon nitride layer, making it impossible to prevent oxidation of the horizontal surfaces of these parts. Therefore, between the polycrystalline silicon layer and the silicon nitride layer, a stress relief layer of about 5 to 8 Bm thick made of silicon dioxide is placed, which effectively prevents the destruction of the silicon nitride layer during oxidation. Above 1B
The process steps for depositing a silicon dioxide layer (22a) and a silicon nitride layer (22b) have been described with reference to the figures. When this structure is subjected to conventional thermal oxidation, a laterally controllable amount of polycrystalline silicon portion (20) is consumed under the silicon dioxide/silicon nitride cap (22a 122b), as shown in Figure 4B. to produce a silicon dioxide portion (26). Since polycrystalline silicon is consumed in forming the silicon dioxide portions, the length of each polycrystalline silicon portion (20) is approximately 0.72a.
m or 0.75 μm to approximately 0.29 μm or 0.3
It is possible to reduce it to 3 μm. Finally, the silicon dioxide portion (26) and the silicon dioxide/silicon nitride cap (22a122) are removed by etching.
b) is removed at the same time, leaving a polycrystalline silicon portion (20 in FIG. 5B) whose lateral dimensions are narrowed as necessary.
続いて、多結晶シリコン部分(20)をFETデバイス
のゲート電極にする。露光した複合ゲート誘電体二酸化
シリコン/窒化シリコン/二酸化シリコン(16a1b
% c)をエツチングによって除去した後、ゲート電極
に隣接してリンまたはヒ素ドーパントの注入または拡散
を行なって、電界効果トランジスタ・デバイス用の所期
のPN接合ソース/ドレイン素子を形成することができ
、また複合ゲート誘電体をそのまま残しておいて、この
複合層を貫通できる適当なエネルギーのイオン注入によ
り、デバイス領域にN+ソース/ドレイン領域を形成さ
せることもできる。イオン注入法の1つの例では、導電
性を付与する不純物として2.0X1015イオン/c
112のヒ素を80KeVで用い、深さ0.4μmのP
N接合を形成させる。この工程段階の好ましい実施例で
は、このような領域を形成させる前に、化学的気相成長
させた共形二酸化シリコンまたは類似の絶縁層(図示せ
ず)をデバイス構造全体の上に形成させる。このような
絶縁層を減圧下で化学的気相成長法によって、作成する
ための好ましい1方法(ヨーロッパ特許出願第8810
45961号)では、シリコン及び酸素のソースとして
オルトケイ酸テトラエチル(TE01)を使用し、それ
を加熱した基板を横切る方向に向ける。異方性エツチン
グを適用して、水平方向の共形な化学的気相成長層を除
去し、多結晶シリコン部分(20)上にスペーサの側壁
二酸化シリコン層(28)を残す。スペーサ(28)は
第6図に示す。導電性を付与する不純物、通常はリンま
たはヒ素のイオン注入が、基板中に破線(30)で示さ
れている。次の酸化及びアニール・ステップで第7図に
示すように、破線(30)から直線(32)まで、ソー
ス/ドレイン領域を完全に形成させる。第7図にはまた
、リンけい酸ガラス絶縁層(34)及びデバイスの各種
要素に対する金属性電気接点(36)を形成した結果も
示されている。多結晶シリコン層(20)の最上部にポ
リシト層(図示せず)を形成して、その面積抵抗率を下
げることも実行可能である。Subsequently, the polycrystalline silicon portion (20) becomes the gate electrode of the FET device. Exposed composite gate dielectric silicon dioxide/silicon nitride/silicon dioxide (16a1b
After removal by etching of % c), phosphorous or arsenic dopants can be implanted or diffused adjacent to the gate electrode to form the desired PN junction source/drain element for the field effect transistor device. Alternatively, the composite gate dielectric can be left in place and N+ source/drain regions can be formed in the device region by implanting ions of appropriate energy through the composite layer. In one example of an ion implantation method, 2.0×1015 ions/c are used as impurities to impart conductivity.
112 arsenic at 80 KeV and a depth of 0.4 μm.
Form an N junction. In a preferred embodiment of this process step, a chemical vapor deposited conformal silicon dioxide or similar insulating layer (not shown) is formed over the entire device structure before forming such regions. One preferred method for making such an insulating layer is by chemical vapor deposition under reduced pressure (European Patent Application No. 8810
No. 45961) uses tetraethyl orthosilicate (TE01) as a source of silicon and oxygen, which is directed across a heated substrate. An anisotropic etch is applied to remove the horizontal conformal chemical vapor deposition layer, leaving a spacer sidewall silicon dioxide layer (28) on the polycrystalline silicon portion (20). The spacer (28) is shown in FIG. An ion implantation of an impurity, typically phosphorus or arsenic, which imparts electrical conductivity is indicated by a dashed line (30) in the substrate. The next oxidation and annealing step completely forms the source/drain region from the dashed line (30) to the straight line (32) as shown in FIG. Also shown in FIG. 7 is the result of forming a phosphosilicate glass insulating layer (34) and metallic electrical contacts (36) to various elements of the device. It is also possible to form a polycrystalline layer (not shown) on top of the polycrystalline silicon layer (20) to reduce its sheet resistivity.
ポリシト層の異方性エツチングに関する詳細は、たとえ
ばり、ニブラフ(Epraph) 、I E E電子デ
バイス紀要(IEEE Transactions o
n ElectronDevices) 、E D −
28巻、第11号、1981年11月、pp、1315
−1319に記載されている。Details regarding anisotropic etching of polysit layers can be found, for example, in Epraph, IEEE Transactions on Electronic Devices.
n ElectronDevices), ED-
Volume 28, No. 11, November 1981, pp, 1315
-1319.
E6発明の効果
本発明によれば、高度に寸法制御されたサブミクロン級
のゲート長を持つFET素子を含む集積回路を製造する
ことができる。E6 Effects of the Invention According to the present invention, it is possible to manufacture an integrated circuit including an FET element having a submicron gate length whose dimensions are highly controlled.
第1A図ないし第5A図、第6図及び第7図は、本発明
のサブミクロン級のチャンネル長をもつ電界効果トラン
ジスタを形成するプロセスを示す概略図である。
第1B図ないし第5B図は、第1A図ないし第5A図の
実施例の修正を示す図である。
10・・・・シリコン本体、P−基板、12・・・・表
面分離パターン、凹んだ絶縁層分離領域、14・・・・
P+領域、16・・・・分離複合層、feal 18C
・・・・二酸化シリコン絶縁層、16b・・・・窒化シ
リコン絶縁層、16b116c・・・・二酸化シリコン
/窒化シリコン複合ゲート、18・・・・表面P領域、
20・・・・多結晶シリコン居、22・・・・表面絶縁
5.22a・・・・二酸化シリコン層、22b・・・・
窒化シリコン層、24・・・・フォトレジスト・マスク
、24a・・・・最下部ポリマまたはレジスト居、24
b・・・・窒化シリコン中間マスキング居、24C・・
・・ポジ型フォトレジスト最上層、26・・・・熱成長
酸化物、28・・・・スペーサ。
出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
代理人 弁理士 頓 宮 孝
(外1名)
FIG、 3A
FIG、 3B
FIG、 1B
FIG、4A
FIG、4B
FIG、5A
FIG、 5B1A to 5A, 6 and 7 are schematic diagrams illustrating a process for forming a field effect transistor with a submicron channel length according to the present invention. Figures 1B-5B illustrate modifications to the embodiment of Figures 1A-5A. 10...Silicon body, P-substrate, 12...Surface isolation pattern, recessed insulation layer isolation region, 14...
P+ region, 16...separation composite layer, feel 18C
...Silicon dioxide insulating layer, 16b...Silicon nitride insulating layer, 16b116c...Silicon dioxide/silicon nitride composite gate, 18...Surface P region,
20...Polycrystalline silicon layer, 22...Surface insulation 5.22a...Silicon dioxide layer, 22b...
Silicon nitride layer, 24... Photoresist mask, 24a... Bottom polymer or resist layer, 24
b...Silicon nitride intermediate masking, 24C...
. . . positive photoresist top layer, 26 . . . thermally grown oxide, 28 . . . spacer. Applicant International Business Machines Corporation Representative Patent Attorney Takashi Tonmiya (1 other person) FIG, 3A FIG, 3B FIG, 1B FIG, 4A FIG, 4B FIG, 5A FIG, 5B
Claims (2)
該領域同士を隔離する表面絶縁パターンを半導体基板に
形成し、 (b)上記半導体基板上に絶縁層を形成し、(c)上記
絶縁層上に多結晶シリコン層を付着し、 (d)イオン注入によって上記多結晶シリコン層をドー
プした後、約850℃以下の温度でアニールし、 (e)上記多結晶シリコン層に対して、エッチングせず
に残す多結晶シリコン部の側壁と上記絶縁層表面のなす
角度が実質的に90°になるような異方性エッチングを
施し、 (f)上記残された多結晶シリコン部の一部を熱酸化し
、その熱酸化された部分を除去することによって、寸法
制御が精度良く行なわれたサブミクロン級の長さと厚さ
を持つ多結晶シリコン部を残し、 (g)上記(f)のステップを経た多結晶シリコン部を
マスクとして用いて、上記半導体基板中に所望のPN接
合パターンを形成する ことを特徴とする集積回路構造体の製造方法。(1) (a) Forming a surface insulating pattern on a semiconductor substrate that defines a housing area for the FET element and isolating the areas from each other; (b) forming an insulating layer on the semiconductor substrate; (c) forming the insulating layer on the semiconductor substrate; (d) doping the polycrystalline silicon layer by ion implantation and then annealing at a temperature of about 850° C. or less; (e) etching the polycrystalline silicon layer. (f) Part of the remaining polycrystalline silicon portion is etched by anisotropic etching such that the angle between the sidewall of the polycrystalline silicon portion and the surface of the insulating layer is substantially 90°; By thermally oxidizing and removing the thermally oxidized portion, a polycrystalline silicon portion with submicron length and thickness whose dimensions are precisely controlled is left, and (g) step (f) above is carried out. A method for manufacturing an integrated circuit structure, characterized in that a desired PN junction pattern is formed in the semiconductor substrate using the polycrystalline silicon portion that has passed through the process as a mask.
該領域同士を隔離する表面絶縁パターンを半導体基板に
形成し、 (b)上記半導体基板上に絶縁層を形成し、(c)上記
絶縁層上に多結晶シリコン層を付着し、 (d)イオン注入によって上記多結晶シリコン層をドー
プした後、約850℃以下の温度でアニールし、 (e)上記多結晶シリコン層上にその上面からの酸化を
防止する保護層を形成し、 (f)上記多結晶シリコン層と上記保護層の複合体に対
して、エッチングせずに残す複合体の側壁と上記絶縁層
表面のなす角度が実質的に90°になるような異方性エ
ッチングを施し、 (g)上記残された複合体中の多結晶シリコン部の一部
を熱酸化し、その熱酸化された部分と上記保護層とを除
去することによって、寸法制御が精度良く行なわれたサ
ブミクロン級の長さと厚さを持つ多結晶シリコン部を残
し、 (h)上記(g)のステップを経た多結晶シリコン部を
マスクとして用いて、上記半導体基板中に所望のPN接
合パターンを形成する ことを特徴とする集積回路構造体の製造方法。(2) (a) forming a surface insulating pattern on a semiconductor substrate that defines a housing area for the FET element and isolating the area from each other; (b) forming an insulating layer on the semiconductor substrate; (c) forming the insulating layer on the semiconductor substrate; (d) doping said polysilicon layer by ion implantation and then annealing at a temperature of about 850° C. or less; (e) depositing a layer of polysilicon on said polysilicon layer from its top surface; (f) forming a protective layer for preventing oxidation of the polycrystalline silicon layer and the protective layer; (g) thermally oxidize a portion of the polycrystalline silicon portion in the remaining composite, and remove the thermally oxidized portion and the protective layer; (h) Using the polycrystalline silicon part that has gone through step (g) above as a mask, A method of manufacturing an integrated circuit structure, comprising forming a desired PN junction pattern in the semiconductor substrate.
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Country | Link |
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JP (1) | JPH0654781B2 (en) |
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