JPH02112275A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02112275A JPH02112275A JP63265303A JP26530388A JPH02112275A JP H02112275 A JPH02112275 A JP H02112275A JP 63265303 A JP63265303 A JP 63265303A JP 26530388 A JP26530388 A JP 26530388A JP H02112275 A JPH02112275 A JP H02112275A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野1
本発明は、スタチックRAM (RandomAcce
ss Memory)に関し、特に高抵抗多結晶シリ
コン抵抗に適用して有効な技術に関する。
ss Memory)に関し、特に高抵抗多結晶シリ
コン抵抗に適用して有効な技術に関する。
従来のスタチックRAMのメモリセルとしては、高抵抗
多結晶シリコン負荷型メモリセルが主として用いられて
いる(例えば、特開昭57−130461号公報等)。
多結晶シリコン負荷型メモリセルが主として用いられて
いる(例えば、特開昭57−130461号公報等)。
第4図に示すように、この高抵抗多結晶シリコン負荷型
メモリセルは、MO3FETQ、及び高抵抗多結晶シリ
コン抵抗R1からなるインバータと、MO5FETQ2
及び高抵抗多結晶シリコン抵抗R2からなるインバータ
との2個のインパークの一方の出力を他方の入力に接続
した構成の情報記憶用のフリップフロップを有し、この
フリップフロップと、セル外との情報のやりとりのため
のスイッチ用MO3FETQ3及びQ4とが組み合わさ
れた構成となっている。前記高抵抗多結晶シリコン抵抗
R1、R2のそれぞれの一端は電源■。0も接続され、
また前記MO3FETQ、、Q2のそれぞれのソースは
接地されている。さらに前記スイッチ用MO5FETQ
3及びQ、のゲートにはワード線WLが、ドレインには
データ線DL及びDLがそれぞれ接続されている。
メモリセルは、MO3FETQ、及び高抵抗多結晶シリ
コン抵抗R1からなるインバータと、MO5FETQ2
及び高抵抗多結晶シリコン抵抗R2からなるインバータ
との2個のインパークの一方の出力を他方の入力に接続
した構成の情報記憶用のフリップフロップを有し、この
フリップフロップと、セル外との情報のやりとりのため
のスイッチ用MO3FETQ3及びQ4とが組み合わさ
れた構成となっている。前記高抵抗多結晶シリコン抵抗
R1、R2のそれぞれの一端は電源■。0も接続され、
また前記MO3FETQ、、Q2のそれぞれのソースは
接地されている。さらに前記スイッチ用MO5FETQ
3及びQ、のゲートにはワード線WLが、ドレインには
データ線DL及びDLがそれぞれ接続されている。
本発明は上述の様な高抵抗多結晶シリコン負荷型メモリ
セルを有するスタチックRAMにおけるいわゆる待機時
(スタンバイ電流)消費電流1、D、(待機時にR1ま
たはR2を通って電源V 00から接地線に流れる電流
)の低減について検討した。
セルを有するスタチックRAMにおけるいわゆる待機時
(スタンバイ電流)消費電流1、D、(待機時にR1ま
たはR2を通って電源V 00から接地線に流れる電流
)の低減について検討した。
以下は、公知とされた技術ではないが、本発明によって
検討された技術であり、その概要は次のとおりである。
検討された技術であり、その概要は次のとおりである。
上述の前記高抵抗多結晶シリコン抵抗R1及びR2は、
例えば次のようにして形成されていた。
例えば次のようにして形成されていた。
すなわち、−層目のポリサイド膜をゲートとする前記M
OS F E T Q +及びQ2及びQ3及びQ。
OS F E T Q +及びQ2及びQ3及びQ。
を半導体基板上に形成し、次いで層間絶縁膜を形成した
後、この眉間絶縁膜の全面にノンドープすなわち真性(
intrinsic)の多結晶シリコン膜を形成する。
後、この眉間絶縁膜の全面にノンドープすなわち真性(
intrinsic)の多結晶シリコン膜を形成する。
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて前記多結晶シリコン膜に
リンの拡散、イオン打ち込み等を行なうことにより低抵
抗化する。次に上記マスク層を除去した後、多結晶シリ
コン膜を所定形状にパターンニングすることにより、リ
ンの導入により低抵抗化されたN°型多結晶シリコン膜
から成る配線と、真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗R+、R2を形成する。
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて前記多結晶シリコン膜に
リンの拡散、イオン打ち込み等を行なうことにより低抵
抗化する。次に上記マスク層を除去した後、多結晶シリ
コン膜を所定形状にパターンニングすることにより、リ
ンの導入により低抵抗化されたN°型多結晶シリコン膜
から成る配線と、真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗R+、R2を形成する。
[発明が解決しようとする課題]
しかし、前述の従来技術では以下の様な問題点を有する
。
。
Io。Sを低減するには、前記高抵抗多結晶シリコン抵
抗R1+及びR2の膜厚を薄くすれば良い。それは前記
高抵抗多結晶シリコン抵抗R1及びR2の抵抗値が増加
するからである。しかし、薄膜化すると、すればするほ
ど下の素子の電界の影響を受けやすくなる。前記配線層
をソース及びドレイン、前記高抵抗多結晶シリコン抵抗
R3及びR2を基板、下の素子をゲート電極とした、い
わゆる多結晶シリコン薄膜トランジスター構造となり、
下の素子の電界の状態により前記高抵抗多結晶シリコン
抵抗R1及びR2の抵抗値が変化してしまう(TPT効
果)。このことは、林、野口、太陽、Jpn、J、Ap
pl、Phys、23 (1984)L819&24
(1985)L4345により開示された技術である。
抗R1+及びR2の膜厚を薄くすれば良い。それは前記
高抵抗多結晶シリコン抵抗R1及びR2の抵抗値が増加
するからである。しかし、薄膜化すると、すればするほ
ど下の素子の電界の影響を受けやすくなる。前記配線層
をソース及びドレイン、前記高抵抗多結晶シリコン抵抗
R3及びR2を基板、下の素子をゲート電極とした、い
わゆる多結晶シリコン薄膜トランジスター構造となり、
下の素子の電界の状態により前記高抵抗多結晶シリコン
抵抗R1及びR2の抵抗値が変化してしまう(TPT効
果)。このことは、林、野口、太陽、Jpn、J、Ap
pl、Phys、23 (1984)L819&24
(1985)L4345により開示された技術である。
したがって従来の技術では、抵抗値が安定した高い抵抗
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低い1009特性を有する
高抵抗多結晶シリコン負荷スタチックRAMを作ること
は困難であるという問題点を有する。
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低い1009特性を有する
高抵抗多結晶シリコン負荷スタチックRAMを作ること
は困難であるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、I Df13の低い安定したス
タチックRAMの技術を提供することにある。
の目的とするところは、I Df13の低い安定したス
タチックRAMの技術を提供することにある。
[課題を解決するための手段]
本発明の半導体記憶装置は、(1)真性多結晶シリコン
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルな有す
るスタチックRAMにおいて、前記高抵抗多結晶シリコ
ン抵抗下には、絶縁膜を介してすくなくとも1層の接地
された導体層を有することを特徴とする。
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルな有す
るスタチックRAMにおいて、前記高抵抗多結晶シリコ
ン抵抗下には、絶縁膜を介してすくなくとも1層の接地
された導体層を有することを特徴とする。
(2)前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする。
シリコン膜から成ることを特徴とする。
(3)前記導体層は、ポリサイド膜から成ることを特徴
とする。
とする。
(4)前記導体層は前記高抵抗多結晶シリコン負荷型メ
モリセルの接地線もかねていることを特徴とする。
モリセルの接地線もかねていることを特徴とする。
〔実 施 例1
第1図(a)は、本発明の実施例における平面図であっ
て、第1図(b)は、本発明の実施例における断面図で
ある。
て、第1図(b)は、本発明の実施例における断面図で
ある。
なあ、実施例の全図において、同一の機能を有するもの
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックRAMのメモリセルは
、第4図に示すと同様な回路構成を有する。
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックRAMのメモリセルは
、第4図に示すと同様な回路構成を有する。
本実施例によるスタチックRAMにおいては、例えばP
型シリコン基板のような半導体基板1の表面に例えば5
in2膜のようなフィールド絶縁膜2が設けられ、この
前記フィールド絶縁膜2により素子分離が行なわれる。
型シリコン基板のような半導体基板1の表面に例えば5
in2膜のようなフィールド絶縁膜2が設けられ、この
前記フィールド絶縁膜2により素子分離が行なわれる。
この前記フィールド絶縁膜の下方には、P型のチャネル
ストッパ領域3が設けられ、寄生チャネルの発生が防止
されている。
ストッパ領域3が設けられ、寄生チャネルの発生が防止
されている。
前記フィールド絶縁膜2で囲まれた各活性領域表面には
、例えば5102膜のようなゲート絶縁膜4が設けられ
ている。この前記ゲート絶縁膜4及び前記フィールド絶
縁膜2の上には、例えば多結晶シリコン膜5とMOlT
i、W等にSiを含ませた高融点金属シリサイド膜6と
の二層膜、すなわちポリサイド膜から成る、所定形状の
ワード線WL、ゲート電極7.8及び接地線(ソース線
)SLがそれぞれ設けられている。また前記フィールド
絶縁膜2で囲まれた前記各活性領域には、前記ワード#
JiWL、前記ゲート電極7.8、前記接地線SLに対
して自己整合的に、N型のソース領域9及びドレイン領
域lOが形成されている。そして前記ワード線WL、前
記ソース領域9及び前記ドレイン領域10によりスイッ
チ用MO3FETQ、、Q、が、前記ゲート電1i1i
i7、前記ドレイン領域10及びソース領域9によりM
O5FETQ、が、前記ゲート電極を8、前記ソース領
域9及び前記ドレイン領域IOによりMO5FETQ、
がそれぞれ構成されている。なお前記MO5FETQ、
の前記ドレイン領域10と前記MO5FETQ、の前記
ソース領域9とは共通になっている。またこれらの前記
MO3FETQ、〜Q4はいずれもいわゆるLDD(L
ightlyDoped Drain)構造を有し、
前記ソス領域9及びドレイン領域10は、前記ワード線
WL及び前記ゲート電極7.8の側面に例えば5iO−
から成る側壁11を形成する前後の2段階にわけて前記
半導体基板1中に不純物を導入することにより形成され
る。
、例えば5102膜のようなゲート絶縁膜4が設けられ
ている。この前記ゲート絶縁膜4及び前記フィールド絶
縁膜2の上には、例えば多結晶シリコン膜5とMOlT
i、W等にSiを含ませた高融点金属シリサイド膜6と
の二層膜、すなわちポリサイド膜から成る、所定形状の
ワード線WL、ゲート電極7.8及び接地線(ソース線
)SLがそれぞれ設けられている。また前記フィールド
絶縁膜2で囲まれた前記各活性領域には、前記ワード#
JiWL、前記ゲート電極7.8、前記接地線SLに対
して自己整合的に、N型のソース領域9及びドレイン領
域lOが形成されている。そして前記ワード線WL、前
記ソース領域9及び前記ドレイン領域10によりスイッ
チ用MO3FETQ、、Q、が、前記ゲート電1i1i
i7、前記ドレイン領域10及びソース領域9によりM
O5FETQ、が、前記ゲート電極を8、前記ソース領
域9及び前記ドレイン領域IOによりMO5FETQ、
がそれぞれ構成されている。なお前記MO5FETQ、
の前記ドレイン領域10と前記MO5FETQ、の前記
ソース領域9とは共通になっている。またこれらの前記
MO3FETQ、〜Q4はいずれもいわゆるLDD(L
ightlyDoped Drain)構造を有し、
前記ソス領域9及びドレイン領域10は、前記ワード線
WL及び前記ゲート電極7.8の側面に例えば5iO−
から成る側壁11を形成する前後の2段階にわけて前記
半導体基板1中に不純物を導入することにより形成され
る。
またこれらのMO3FETQ、〜Q4の上には例えばS
iO2膜のような層間絶縁膜12が設けられている。さ
らにこの上には前記ゲート電極7及び8の電界をシール
ドするために接地された高濃度に不純物が注入された多
結晶シリコン膜13が設けられている。さらにこの前記
多結晶シリコン13の上には例えば5i02膜のような
第2層間絶縁膜14が設けられている。さらにこの第2
層間絶縁膜14の上には、所定形状のN′″型多結晶シ
リコン膜から成る配線層15と、この配線層15に接続
された真性多結晶シリコン膜から成る高抵抗多結晶シリ
コン抵抗R,,R2とが設けられている。前記配線層1
5は、前記層間絶縁膜12及び前記第2層間絶縁膜14
及び前記ゲート絶縁膜4に設けられたコンタクトホール
16を通じてそれぞれ、MO3FETQ3及びQ、のソ
ス領域9にコンタクトしている。
iO2膜のような層間絶縁膜12が設けられている。さ
らにこの上には前記ゲート電極7及び8の電界をシール
ドするために接地された高濃度に不純物が注入された多
結晶シリコン膜13が設けられている。さらにこの前記
多結晶シリコン13の上には例えば5i02膜のような
第2層間絶縁膜14が設けられている。さらにこの第2
層間絶縁膜14の上には、所定形状のN′″型多結晶シ
リコン膜から成る配線層15と、この配線層15に接続
された真性多結晶シリコン膜から成る高抵抗多結晶シリ
コン抵抗R,,R2とが設けられている。前記配線層1
5は、前記層間絶縁膜12及び前記第2層間絶縁膜14
及び前記ゲート絶縁膜4に設けられたコンタクトホール
16を通じてそれぞれ、MO3FETQ3及びQ、のソ
ス領域9にコンタクトしている。
この様に前記高抵抗多結晶シリコン抵抗R0及びR2の
下に前記第2層間絶縁膜14を介して前記高濃度に不純
物を注入した多結晶シリコン膜13を形成することによ
り、MO5FETQ、及びQ2の前記ゲート電極7及び
8からの電界の影響を受けなくなる。したがって、前記
高抵抗多結晶シリコン抵抗R1及びR2の膜厚を薄くし
ても、SOI効果が発生しないので、安定した高い抵抗
値が得られ、しいてはI。o3低鍼につながる。
下に前記第2層間絶縁膜14を介して前記高濃度に不純
物を注入した多結晶シリコン膜13を形成することによ
り、MO5FETQ、及びQ2の前記ゲート電極7及び
8からの電界の影響を受けなくなる。したがって、前記
高抵抗多結晶シリコン抵抗R1及びR2の膜厚を薄くし
ても、SOI効果が発生しないので、安定した高い抵抗
値が得られ、しいてはI。o3低鍼につながる。
さらに、これまでは十分な抵抗値を得るために前記高抵
抗多結晶シリコン抵抗R1及びR2の長さを4〜5μm
にする必要があったが、本実施例によれば、前記高抵抗
多結晶シリコン抵抗R,及びR2の薄膜化による抵抗値
の増大により、これらの前記高抵抗多結晶シリコン抵抗
R1及びR2の長さを例えば2〜4μmに低減すること
ができる。従って、この分だけメモリセルの面積を小さ
くすることができるので、集積密度の増大を図ることが
できる。
抗多結晶シリコン抵抗R1及びR2の長さを4〜5μm
にする必要があったが、本実施例によれば、前記高抵抗
多結晶シリコン抵抗R,及びR2の薄膜化による抵抗値
の増大により、これらの前記高抵抗多結晶シリコン抵抗
R1及びR2の長さを例えば2〜4μmに低減すること
ができる。従って、この分だけメモリセルの面積を小さ
くすることができるので、集積密度の増大を図ることが
できる。
さらに本実施例によるスタチックRAMにおいては、前
記配線層15、前記高抵抗多結晶シリコン抵抗R1及び
R2を覆うように、例えばPSG膜のような第3層間絶
縁膜17が設けられ、この前記第3層間絶縁膜17の上
にAL膜から成るデータ線DL、DLが設けられている
。
記配線層15、前記高抵抗多結晶シリコン抵抗R1及び
R2を覆うように、例えばPSG膜のような第3層間絶
縁膜17が設けられ、この前記第3層間絶縁膜17の上
にAL膜から成るデータ線DL、DLが設けられている
。
次に上述の実施例によるスタチックRAMの製造方法に
ついて説明する。まず第1図(a)及び第1図(b)に
示すようにMO5FETQ、〜04、ワード線WL、接
地線SL(本実施例では基板の拡散層)等を形成し、こ
れらの上に層間絶縁膜12を形成した後、多結晶シリコ
ン膜18を例えば1000人程度形成する。そしてリン
やボロンなどの不純物を拡散、高濃度イオン打込み等を
行ない、この前記多結晶シリコン18を導体化する(第
2図(a))。
ついて説明する。まず第1図(a)及び第1図(b)に
示すようにMO5FETQ、〜04、ワード線WL、接
地線SL(本実施例では基板の拡散層)等を形成し、こ
れらの上に層間絶縁膜12を形成した後、多結晶シリコ
ン膜18を例えば1000人程度形成する。そしてリン
やボロンなどの不純物を拡散、高濃度イオン打込み等を
行ない、この前記多結晶シリコン18を導体化する(第
2図(a))。
次に第2図(b)の如く、所定形状にバターニングする
。なおこの前記多結晶シリコン18は接地される様に配
線されているものとする。
。なおこの前記多結晶シリコン18は接地される様に配
線されているものとする。
そして、第2層間絶縁膜14を全面に形成して、コンタ
クトホール19を形成する。そして前記第2FJ間絶縁
膜14上に例えば膜厚500人程形成比較的薄い真性多
結晶シリコン膜20を形成する。
クトホール19を形成する。そして前記第2FJ間絶縁
膜14上に例えば膜厚500人程形成比較的薄い真性多
結晶シリコン膜20を形成する。
次に第2図(c)の如く、この前記真性多結晶シリコン
膜20のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打込み等を行なうことによりこの
前記レジストマスク層で覆われていない部分の多結晶シ
リコン膜を低抵抗化する。
膜20のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打込み等を行なうことによりこの
前記レジストマスク層で覆われていない部分の多結晶シ
リコン膜を低抵抗化する。
次にこの前記レジストマクス層を除去した後。
これらの前記多結晶シリコン層20を所定形状にバター
ニングすることにより前記配線層15及び高抵抗多結晶
シリコン抵抗R3及びR2(第2図(c)ではR2のみ
表示)を形成する。この後第1図(a)及び第1図(b
)に示すように第3層間絶縁膜17、コンタクトホール
21及びデータ線DL、DLを形成して、目的とするス
タチックRAMを完成させる。
ニングすることにより前記配線層15及び高抵抗多結晶
シリコン抵抗R3及びR2(第2図(c)ではR2のみ
表示)を形成する。この後第1図(a)及び第1図(b
)に示すように第3層間絶縁膜17、コンタクトホール
21及びデータ線DL、DLを形成して、目的とするス
タチックRAMを完成させる。
上述のような製造方法によれば、I ODI+が小さく
しかも安定したスタチックRAMを簡単なプロセスによ
り製造することができる。
しかも安定したスタチックRAMを簡単なプロセスによ
り製造することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、前記配線層15を、多結晶シリコンの代わりに
高融点金属シリサイド膜を設け、低抵抗化し、導体化す
ることも可能である。
高融点金属シリサイド膜を設け、低抵抗化し、導体化す
ることも可能である。
また、第3図に示すようにMO5FETQ+及びQ2の
ソースと、高濃度に不純物を注入した前記多結晶シリコ
ン15をコンタクト22を介して接続して、メモリーセ
ルの接地線としても良い。
ソースと、高濃度に不純物を注入した前記多結晶シリコ
ン15をコンタクト22を介して接続して、メモリーセ
ルの接地線としても良い。
この場合、基板に作ったメモリセル用接地線が不要にな
るため、メモリーセルサイズが小さくなり微細化が可能
である。
るため、メモリーセルサイズが小さくなり微細化が可能
である。
なお前記高抵抗多結晶シリコン抵抗R1及びR2の下に
前記第2層間絶縁膜14を介して前記導体層が形成され
ているが、前記高抵抗多結晶シフコン抵抗R5及びR,
の下すべてにある必要はない。
前記第2層間絶縁膜14を介して前記導体層が形成され
ているが、前記高抵抗多結晶シフコン抵抗R5及びR,
の下すべてにある必要はない。
[発明の効果〕
本発明によって開示される発見のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、I oosを安定して低減することができ、
微細化することができる。
微細化することができる。
第1図(a)及び第1図(、b)は、それぞれ本発明の
一実施例を示す主要平面図及びそのB−B断面図。 第2図(a)〜第2図(c)は、第1図(a)及び第1
図(b)に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第3図は本発明の変形例を示す主要平面図。 第4図は高抵抗多結晶シリコン負荷形メモリセルの回路
構成を示す回路図。 Ql 〜Q4 R1,R2 V55・ ・ ・ WL ・ ・ DL ・ ・ ・ DL ・ ■ ・ ・ ・ 2 ・ 3 ・ ・ ・ 4 ・ 5 ・ ・ ・ 6 ・ ・ ・ 7 ・ 8 ・ ・ ・ ・ MOS F ET 高抵抗 ・電源 ワード線 ・データ線 データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 9 ・ ・ l O・ l 1 ・ ・ 12 ・ ・ l 3 ・ l 4 ・ ・ 15 ・ l 6 ・ 17 ・ 18 ・ 19 ・ 20 ・ 21 ・ 22 ・ 23 ・ ・ソース領域 ・ドレイン領域 側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第2層間絶縁膜 ・配線層 ・コンタクトホール ・第3層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・・ゲート電極とドレイン領域とを つなぐコンタクトホール 以上 出願人 セイコーエプソン株式会社
一実施例を示す主要平面図及びそのB−B断面図。 第2図(a)〜第2図(c)は、第1図(a)及び第1
図(b)に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第3図は本発明の変形例を示す主要平面図。 第4図は高抵抗多結晶シリコン負荷形メモリセルの回路
構成を示す回路図。 Ql 〜Q4 R1,R2 V55・ ・ ・ WL ・ ・ DL ・ ・ ・ DL ・ ■ ・ ・ ・ 2 ・ 3 ・ ・ ・ 4 ・ 5 ・ ・ ・ 6 ・ ・ ・ 7 ・ 8 ・ ・ ・ ・ MOS F ET 高抵抗 ・電源 ワード線 ・データ線 データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 9 ・ ・ l O・ l 1 ・ ・ 12 ・ ・ l 3 ・ l 4 ・ ・ 15 ・ l 6 ・ 17 ・ 18 ・ 19 ・ 20 ・ 21 ・ 22 ・ 23 ・ ・ソース領域 ・ドレイン領域 側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第2層間絶縁膜 ・配線層 ・コンタクトホール ・第3層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・・ゲート電極とドレイン領域とを つなぐコンタクトホール 以上 出願人 セイコーエプソン株式会社
Claims (4)
- (1)多結晶シリコン膜から成る高抵抗多結晶シリコン
抵抗が配線層に接続されている高抵抗多結晶シリコン負
荷型メモリセルを有する半導体記憶装置において、前記
高抵抗多結晶シリコン抵抗下には、絶縁膜を介してすく
なくとも1層の接地された導体層を有することを特徴と
する半導体記憶装置。 - (2)前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする請求項1記載の半
導体記憶装置。 - (3)前記導体層は、多結晶シリコン膜とMo、Ti、
W等の高融点金属のシリサイド膜との2層構成を示すポ
リサイド膜から成ることを特徴とする請求項1記載の半
導体記憶装置。 - (4)前記導体層は前記高抵抗多結晶シリコン負荷型メ
モリセルの接地線もかねていることを特徴とする請求項
1記載の半導体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63265303A JPH0831533B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
DE68929121T DE68929121T2 (de) | 1988-05-07 | 1989-04-25 | Halbleiteranordnung und halbleiter-speicheranordnung |
KR1019900700018A KR940001252B1 (ko) | 1988-05-07 | 1989-04-25 | 반도체 기억장치 |
EP89905206A EP0365690B1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
PCT/JP1989/000433 WO1989011162A1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
US07/821,250 US5254870A (en) | 1988-05-07 | 1992-01-10 | Static random access memory having memory cells with electric field shielding for cell load resistances |
US08/523,370 US5523968A (en) | 1988-05-07 | 1995-08-31 | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
HK98115932A HK1014613A1 (en) | 1988-05-07 | 1998-12-28 | Semiconductor device and semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63265303A JPH0831533B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02112275A true JPH02112275A (ja) | 1990-04-24 |
JPH0831533B2 JPH0831533B2 (ja) | 1996-03-27 |
Family
ID=17415328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63265303A Expired - Lifetime JPH0831533B2 (ja) | 1988-05-07 | 1988-10-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831533B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05160369A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 集積回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
JPH0263137A (ja) * | 1988-08-29 | 1990-03-02 | Sony Corp | 半導体装置の製造方法 |
JPH0277156A (ja) * | 1988-09-13 | 1990-03-16 | Sony Corp | 半導体メモリ装置 |
-
1988
- 1988-10-21 JP JP63265303A patent/JPH0831533B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
JPH0263137A (ja) * | 1988-08-29 | 1990-03-02 | Sony Corp | 半導体装置の製造方法 |
JPH0277156A (ja) * | 1988-09-13 | 1990-03-16 | Sony Corp | 半導体メモリ装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05160369A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0831533B2 (ja) | 1996-03-27 |
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