JPH02112275A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02112275A JPH02112275A JP63265303A JP26530388A JPH02112275A JP H02112275 A JPH02112275 A JP H02112275A JP 63265303 A JP63265303 A JP 63265303A JP 26530388 A JP26530388 A JP 26530388A JP H02112275 A JPH02112275 A JP H02112275A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、スタチックＲＡＭ （ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）に関し、特に高抵抗多結晶シリ
コン抵抗に適用して有効な技術に関する。
ｓｓ Ｍｅｍｏｒｙ）に関し、特に高抵抗多結晶シリ
コン抵抗に適用して有効な技術に関する。
従来のスタチックＲＡＭのメモリセルとしては、高抵抗
多結晶シリコン負荷型メモリセルが主として用いられて
いる（例えば、特開昭５７−１３０４６１号公報等）。
多結晶シリコン負荷型メモリセルが主として用いられて
いる（例えば、特開昭５７−１３０４６１号公報等）。
第４図に示すように、この高抵抗多結晶シリコン負荷型
メモリセルは、ＭＯ３ＦＥＴＱ、及び高抵抗多結晶シリ
コン抵抗Ｒ１からなるインバータと、ＭＯ５ＦＥＴＱ２
及び高抵抗多結晶シリコン抵抗Ｒ２からなるインバータ
との２個のインパークの一方の出力を他方の入力に接続
した構成の情報記憶用のフリップフロップを有し、この
フリップフロップと、セル外との情報のやりとりのため
のスイッチ用ＭＯ３ＦＥＴＱ３及びＱ４とが組み合わさ
れた構成となっている。前記高抵抗多結晶シリコン抵抗
Ｒ１、Ｒ２のそれぞれの一端は電源■。０も接続され、
また前記ＭＯ３ＦＥＴＱ、、Ｑ２のそれぞれのソースは
接地されている。さらに前記スイッチ用ＭＯ５ＦＥＴＱ
３及びＱ、のゲートにはワード線ＷＬが、ドレインには
データ線ＤＬ及びＤＬがそれぞれ接続されている。
メモリセルは、ＭＯ３ＦＥＴＱ、及び高抵抗多結晶シリ
コン抵抗Ｒ１からなるインバータと、ＭＯ５ＦＥＴＱ２
及び高抵抗多結晶シリコン抵抗Ｒ２からなるインバータ
との２個のインパークの一方の出力を他方の入力に接続
した構成の情報記憶用のフリップフロップを有し、この
フリップフロップと、セル外との情報のやりとりのため
のスイッチ用ＭＯ３ＦＥＴＱ３及びＱ４とが組み合わさ
れた構成となっている。前記高抵抗多結晶シリコン抵抗
Ｒ１、Ｒ２のそれぞれの一端は電源■。０も接続され、
また前記ＭＯ３ＦＥＴＱ、、Ｑ２のそれぞれのソースは
接地されている。さらに前記スイッチ用ＭＯ５ＦＥＴＱ
３及びＱ、のゲートにはワード線ＷＬが、ドレインには
データ線ＤＬ及びＤＬがそれぞれ接続されている。
本発明は上述の様な高抵抗多結晶シリコン負荷型メモリ
セルを有するスタチックＲＡＭにおけるいわゆる待機時
（スタンバイ電流）消費電流１、Ｄ、（待機時にＲ１ま
たはＲ２を通って電源Ｖ ００から接地線に流れる電流
）の低減について検討した。
セルを有するスタチックＲＡＭにおけるいわゆる待機時
（スタンバイ電流）消費電流１、Ｄ、（待機時にＲ１ま
たはＲ２を通って電源Ｖ ００から接地線に流れる電流
）の低減について検討した。
以下は、公知とされた技術ではないが、本発明によって
検討された技術であり、その概要は次のとおりである。
検討された技術であり、その概要は次のとおりである。
上述の前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２は、
例えば次のようにして形成されていた。
例えば次のようにして形成されていた。
すなわち、−層目のポリサイド膜をゲートとする前記Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ＋及びＱ２及びＱ３及びＱ。
ＯＳ Ｆ Ｅ Ｔ Ｑ ＋及びＱ２及びＱ３及びＱ。
を半導体基板上に形成し、次いで層間絶縁膜を形成した
後、この眉間絶縁膜の全面にノンドープすなわち真性（
ｉｎｔｒｉｎｓｉｃ）の多結晶シリコン膜を形成する。
後、この眉間絶縁膜の全面にノンドープすなわち真性（
ｉｎｔｒｉｎｓｉｃ）の多結晶シリコン膜を形成する。
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて前記多結晶シリコン膜に
リンの拡散、イオン打ち込み等を行なうことにより低抵
抗化する。次に上記マスク層を除去した後、多結晶シリ
コン膜を所定形状にパターンニングすることにより、リ
ンの導入により低抵抗化されたＮ°型多結晶シリコン膜
から成る配線と、真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗Ｒ＋、Ｒ２を形成する。
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて前記多結晶シリコン膜に
リンの拡散、イオン打ち込み等を行なうことにより低抵
抗化する。次に上記マスク層を除去した後、多結晶シリ
コン膜を所定形状にパターンニングすることにより、リ
ンの導入により低抵抗化されたＮ°型多結晶シリコン膜
から成る配線と、真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗Ｒ＋、Ｒ２を形成する。
［発明が解決しようとする課題］
しかし、前述の従来技術では以下の様な問題点を有する
。
。
Ｉｏ。Ｓを低減するには、前記高抵抗多結晶シリコン抵
抗Ｒ１＋及びＲ２の膜厚を薄くすれば良い。それは前記
高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の抵抗値が増加
するからである。しかし、薄膜化すると、すればするほ
ど下の素子の電界の影響を受けやすくなる。前記配線層
をソース及びドレイン、前記高抵抗多結晶シリコン抵抗
Ｒ３及びＲ２を基板、下の素子をゲート電極とした、い
わゆる多結晶シリコン薄膜トランジスター構造となり、
下の素子の電界の状態により前記高抵抗多結晶シリコン
抵抗Ｒ１及びＲ２の抵抗値が変化してしまう（ＴＰＴ効
果）。このことは、林、野口、太陽、Ｊｐｎ、Ｊ、Ａｐ
ｐｌ、Ｐｈｙｓ、２３ （１９８４）Ｌ８１９＆２４
（１９８５）Ｌ４３４５により開示された技術である。
抗Ｒ１＋及びＲ２の膜厚を薄くすれば良い。それは前記
高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の抵抗値が増加
するからである。しかし、薄膜化すると、すればするほ
ど下の素子の電界の影響を受けやすくなる。前記配線層
をソース及びドレイン、前記高抵抗多結晶シリコン抵抗
Ｒ３及びＲ２を基板、下の素子をゲート電極とした、い
わゆる多結晶シリコン薄膜トランジスター構造となり、
下の素子の電界の状態により前記高抵抗多結晶シリコン
抵抗Ｒ１及びＲ２の抵抗値が変化してしまう（ＴＰＴ効
果）。このことは、林、野口、太陽、Ｊｐｎ、Ｊ、Ａｐ
ｐｌ、Ｐｈｙｓ、２３ （１９８４）Ｌ８１９＆２４
（１９８５）Ｌ４３４５により開示された技術である。
したがって従来の技術では、抵抗値が安定した高い抵抗
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低い１００９特性を有する
高抵抗多結晶シリコン負荷スタチックＲＡＭを作ること
は困難であるという問題点を有する。
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低い１００９特性を有する
高抵抗多結晶シリコン負荷スタチックＲＡＭを作ること
は困難であるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、Ｉ Ｄｆ１３の低い安定したス
タチックＲＡＭの技術を提供することにある。
の目的とするところは、Ｉ Ｄｆ１３の低い安定したス
タチックＲＡＭの技術を提供することにある。
［課題を解決するための手段］
本発明の半導体記憶装置は、（１）真性多結晶シリコン
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルな有す
るスタチックＲＡＭにおいて、前記高抵抗多結晶シリコ
ン抵抗下には、絶縁膜を介してすくなくとも１層の接地
された導体層を有することを特徴とする。
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルな有す
るスタチックＲＡＭにおいて、前記高抵抗多結晶シリコ
ン抵抗下には、絶縁膜を介してすくなくとも１層の接地
された導体層を有することを特徴とする。
（２）前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする。
シリコン膜から成ることを特徴とする。
（３）前記導体層は、ポリサイド膜から成ることを特徴
とする。
とする。
（４）前記導体層は前記高抵抗多結晶シリコン負荷型メ
モリセルの接地線もかねていることを特徴とする。
モリセルの接地線もかねていることを特徴とする。
〔実 施 例１
第１図（ａ）は、本発明の実施例における平面図であっ
て、第１図（ｂ）は、本発明の実施例における断面図で
ある。
て、第１図（ｂ）は、本発明の実施例における断面図で
ある。
なあ、実施例の全図において、同一の機能を有するもの
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第４図に示すと同様な回路構成を有する。
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第４図に示すと同様な回路構成を有する。
本実施例によるスタチックＲＡＭにおいては、例えばＰ
型シリコン基板のような半導体基板１の表面に例えば５
ｉｎ２膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁膜２により素子分離が行なわれる。
型シリコン基板のような半導体基板１の表面に例えば５
ｉｎ２膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁膜２により素子分離が行なわれる。
この前記フィールド絶縁膜の下方には、Ｐ型のチャネル
ストッパ領域３が設けられ、寄生チャネルの発生が防止
されている。
ストッパ領域３が設けられ、寄生チャネルの発生が防止
されている。
前記フィールド絶縁膜２で囲まれた各活性領域表面には
、例えば５１０２膜のようなゲート絶縁膜４が設けられ
ている。この前記ゲート絶縁膜４及び前記フィールド絶
縁膜２の上には、例えば多結晶シリコン膜５とＭＯｌＴ
ｉ、Ｗ等にＳｉを含ませた高融点金属シリサイド膜６と
の二層膜、すなわちポリサイド膜から成る、所定形状の
ワード線ＷＬ、ゲート電極７．８及び接地線（ソース線
）ＳＬがそれぞれ設けられている。また前記フィールド
絶縁膜２で囲まれた前記各活性領域には、前記ワード＃
ＪｉＷＬ、前記ゲート電極７．８、前記接地線ＳＬに対
して自己整合的に、Ｎ型のソース領域９及びドレイン領
域ｌＯが形成されている。そして前記ワード線ＷＬ、前
記ソース領域９及び前記ドレイン領域１０によりスイッ
チ用ＭＯ３ＦＥＴＱ、、Ｑ、が、前記ゲート電１ｉ１ｉ
ｉ７、前記ドレイン領域１０及びソース領域９によりＭ
Ｏ５ＦＥＴＱ、が、前記ゲート電極を８、前記ソース領
域９及び前記ドレイン領域ＩＯによりＭＯ５ＦＥＴＱ、
がそれぞれ構成されている。なお前記ＭＯ５ＦＥＴＱ、
の前記ドレイン領域１０と前記ＭＯ５ＦＥＴＱ、の前記
ソース領域９とは共通になっている。またこれらの前記
ＭＯ３ＦＥＴＱ、〜Ｑ４はいずれもいわゆるＬＤＤ（Ｌ
ｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造を有し、
前記ソス領域９及びドレイン領域１０は、前記ワード線
ＷＬ及び前記ゲート電極７．８の側面に例えば５ｉＯ−
から成る側壁１１を形成する前後の２段階にわけて前記
半導体基板１中に不純物を導入することにより形成され
る。
、例えば５１０２膜のようなゲート絶縁膜４が設けられ
ている。この前記ゲート絶縁膜４及び前記フィールド絶
縁膜２の上には、例えば多結晶シリコン膜５とＭＯｌＴ
ｉ、Ｗ等にＳｉを含ませた高融点金属シリサイド膜６と
の二層膜、すなわちポリサイド膜から成る、所定形状の
ワード線ＷＬ、ゲート電極７．８及び接地線（ソース線
）ＳＬがそれぞれ設けられている。また前記フィールド
絶縁膜２で囲まれた前記各活性領域には、前記ワード＃
ＪｉＷＬ、前記ゲート電極７．８、前記接地線ＳＬに対
して自己整合的に、Ｎ型のソース領域９及びドレイン領
域ｌＯが形成されている。そして前記ワード線ＷＬ、前
記ソース領域９及び前記ドレイン領域１０によりスイッ
チ用ＭＯ３ＦＥＴＱ、、Ｑ、が、前記ゲート電１ｉ１ｉ
ｉ７、前記ドレイン領域１０及びソース領域９によりＭ
Ｏ５ＦＥＴＱ、が、前記ゲート電極を８、前記ソース領
域９及び前記ドレイン領域ＩＯによりＭＯ５ＦＥＴＱ、
がそれぞれ構成されている。なお前記ＭＯ５ＦＥＴＱ、
の前記ドレイン領域１０と前記ＭＯ５ＦＥＴＱ、の前記
ソース領域９とは共通になっている。またこれらの前記
ＭＯ３ＦＥＴＱ、〜Ｑ４はいずれもいわゆるＬＤＤ（Ｌ
ｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造を有し、
前記ソス領域９及びドレイン領域１０は、前記ワード線
ＷＬ及び前記ゲート電極７．８の側面に例えば５ｉＯ−
から成る側壁１１を形成する前後の２段階にわけて前記
半導体基板１中に不純物を導入することにより形成され
る。
またこれらのＭＯ３ＦＥＴＱ、〜Ｑ４の上には例えばＳ
ｉＯ２膜のような層間絶縁膜１２が設けられている。さ
らにこの上には前記ゲート電極７及び８の電界をシール
ドするために接地された高濃度に不純物が注入された多
結晶シリコン膜１３が設けられている。さらにこの前記
多結晶シリコン１３の上には例えば５ｉ０２膜のような
第２層間絶縁膜１４が設けられている。さらにこの第２
層間絶縁膜１４の上には、所定形状のＮ′″型多結晶シ
リコン膜から成る配線層１５と、この配線層１５に接続
された真性多結晶シリコン膜から成る高抵抗多結晶シリ
コン抵抗Ｒ，，Ｒ２とが設けられている。前記配線層１
５は、前記層間絶縁膜１２及び前記第２層間絶縁膜１４
及び前記ゲート絶縁膜４に設けられたコンタクトホール
１６を通じてそれぞれ、ＭＯ３ＦＥＴＱ３及びＱ、のソ
ス領域９にコンタクトしている。
ｉＯ２膜のような層間絶縁膜１２が設けられている。さ
らにこの上には前記ゲート電極７及び８の電界をシール
ドするために接地された高濃度に不純物が注入された多
結晶シリコン膜１３が設けられている。さらにこの前記
多結晶シリコン１３の上には例えば５ｉ０２膜のような
第２層間絶縁膜１４が設けられている。さらにこの第２
層間絶縁膜１４の上には、所定形状のＮ′″型多結晶シ
リコン膜から成る配線層１５と、この配線層１５に接続
された真性多結晶シリコン膜から成る高抵抗多結晶シリ
コン抵抗Ｒ，，Ｒ２とが設けられている。前記配線層１
５は、前記層間絶縁膜１２及び前記第２層間絶縁膜１４
及び前記ゲート絶縁膜４に設けられたコンタクトホール
１６を通じてそれぞれ、ＭＯ３ＦＥＴＱ３及びＱ、のソ
ス領域９にコンタクトしている。
この様に前記高抵抗多結晶シリコン抵抗Ｒ０及びＲ２の
下に前記第２層間絶縁膜１４を介して前記高濃度に不純
物を注入した多結晶シリコン膜１３を形成することによ
り、ＭＯ５ＦＥＴＱ、及びＱ２の前記ゲート電極７及び
８からの電界の影響を受けなくなる。したがって、前記
高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の膜厚を薄くし
ても、ＳＯＩ効果が発生しないので、安定した高い抵抗
値が得られ、しいてはＩ。ｏ３低鍼につながる。
下に前記第２層間絶縁膜１４を介して前記高濃度に不純
物を注入した多結晶シリコン膜１３を形成することによ
り、ＭＯ５ＦＥＴＱ、及びＱ２の前記ゲート電極７及び
８からの電界の影響を受けなくなる。したがって、前記
高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の膜厚を薄くし
ても、ＳＯＩ効果が発生しないので、安定した高い抵抗
値が得られ、しいてはＩ。ｏ３低鍼につながる。
さらに、これまでは十分な抵抗値を得るために前記高抵
抗多結晶シリコン抵抗Ｒ１及びＲ２の長さを４〜５μｍ
にする必要があったが、本実施例によれば、前記高抵抗
多結晶シリコン抵抗Ｒ，及びＲ２の薄膜化による抵抗値
の増大により、これらの前記高抵抗多結晶シリコン抵抗
Ｒ１及びＲ２の長さを例えば２〜４μｍに低減すること
ができる。従って、この分だけメモリセルの面積を小さ
くすることができるので、集積密度の増大を図ることが
できる。
抗多結晶シリコン抵抗Ｒ１及びＲ２の長さを４〜５μｍ
にする必要があったが、本実施例によれば、前記高抵抗
多結晶シリコン抵抗Ｒ，及びＲ２の薄膜化による抵抗値
の増大により、これらの前記高抵抗多結晶シリコン抵抗
Ｒ１及びＲ２の長さを例えば２〜４μｍに低減すること
ができる。従って、この分だけメモリセルの面積を小さ
くすることができるので、集積密度の増大を図ることが
できる。
さらに本実施例によるスタチックＲＡＭにおいては、前
記配線層１５、前記高抵抗多結晶シリコン抵抗Ｒ１及び
Ｒ２を覆うように、例えばＰＳＧ膜のような第３層間絶
縁膜１７が設けられ、この前記第３層間絶縁膜１７の上
にＡＬ膜から成るデータ線ＤＬ、ＤＬが設けられている
。
記配線層１５、前記高抵抗多結晶シリコン抵抗Ｒ１及び
Ｒ２を覆うように、例えばＰＳＧ膜のような第３層間絶
縁膜１７が設けられ、この前記第３層間絶縁膜１７の上
にＡＬ膜から成るデータ線ＤＬ、ＤＬが設けられている
。
次に上述の実施例によるスタチックＲＡＭの製造方法に
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにＭＯ５ＦＥＴＱ、〜０４、ワード線ＷＬ、接
地線ＳＬ（本実施例では基板の拡散層）等を形成し、こ
れらの上に層間絶縁膜１２を形成した後、多結晶シリコ
ン膜１８を例えば１０００人程度形成する。そしてリン
やボロンなどの不純物を拡散、高濃度イオン打込み等を
行ない、この前記多結晶シリコン１８を導体化する（第
２図（ａ））。
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにＭＯ５ＦＥＴＱ、〜０４、ワード線ＷＬ、接
地線ＳＬ（本実施例では基板の拡散層）等を形成し、こ
れらの上に層間絶縁膜１２を形成した後、多結晶シリコ
ン膜１８を例えば１０００人程度形成する。そしてリン
やボロンなどの不純物を拡散、高濃度イオン打込み等を
行ない、この前記多結晶シリコン１８を導体化する（第
２図（ａ））。
次に第２図（ｂ）の如く、所定形状にバターニングする
。なおこの前記多結晶シリコン１８は接地される様に配
線されているものとする。
。なおこの前記多結晶シリコン１８は接地される様に配
線されているものとする。
そして、第２層間絶縁膜１４を全面に形成して、コンタ
クトホール１９を形成する。そして前記第２ＦＪ間絶縁
膜１４上に例えば膜厚５００人程形成比較的薄い真性多
結晶シリコン膜２０を形成する。
クトホール１９を形成する。そして前記第２ＦＪ間絶縁
膜１４上に例えば膜厚５００人程形成比較的薄い真性多
結晶シリコン膜２０を形成する。
次に第２図（ｃ）の如く、この前記真性多結晶シリコン
膜２０のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打込み等を行なうことによりこの
前記レジストマスク層で覆われていない部分の多結晶シ
リコン膜を低抵抗化する。
膜２０のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打込み等を行なうことによりこの
前記レジストマスク層で覆われていない部分の多結晶シ
リコン膜を低抵抗化する。
次にこの前記レジストマクス層を除去した後。
これらの前記多結晶シリコン層２０を所定形状にバター
ニングすることにより前記配線層１５及び高抵抗多結晶
シリコン抵抗Ｒ３及びＲ２（第２図（ｃ）ではＲ２のみ
表示）を形成する。この後第１図（ａ）及び第１図（ｂ
）に示すように第３層間絶縁膜１７、コンタクトホール
２１及びデータ線ＤＬ、ＤＬを形成して、目的とするス
タチックＲＡＭを完成させる。
ニングすることにより前記配線層１５及び高抵抗多結晶
シリコン抵抗Ｒ３及びＲ２（第２図（ｃ）ではＲ２のみ
表示）を形成する。この後第１図（ａ）及び第１図（ｂ
）に示すように第３層間絶縁膜１７、コンタクトホール
２１及びデータ線ＤＬ、ＤＬを形成して、目的とするス
タチックＲＡＭを完成させる。
上述のような製造方法によれば、Ｉ ＯＤＩ＋が小さく
しかも安定したスタチックＲＡＭを簡単なプロセスによ
り製造することができる。
しかも安定したスタチックＲＡＭを簡単なプロセスによ
り製造することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、前記配線層１５を、多結晶シリコンの代わりに
高融点金属シリサイド膜を設け、低抵抗化し、導体化す
ることも可能である。
高融点金属シリサイド膜を設け、低抵抗化し、導体化す
ることも可能である。
また、第３図に示すようにＭＯ５ＦＥＴＱ＋及びＱ２の
ソースと、高濃度に不純物を注入した前記多結晶シリコ
ン１５をコンタクト２２を介して接続して、メモリーセ
ルの接地線としても良い。
ソースと、高濃度に不純物を注入した前記多結晶シリコ
ン１５をコンタクト２２を介して接続して、メモリーセ
ルの接地線としても良い。
この場合、基板に作ったメモリセル用接地線が不要にな
るため、メモリーセルサイズが小さくなり微細化が可能
である。
るため、メモリーセルサイズが小さくなり微細化が可能
である。
なお前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の下に
前記第２層間絶縁膜１４を介して前記導体層が形成され
ているが、前記高抵抗多結晶シフコン抵抗Ｒ５及びＲ，
の下すべてにある必要はない。
前記第２層間絶縁膜１４を介して前記導体層が形成され
ているが、前記高抵抗多結晶シフコン抵抗Ｒ５及びＲ，
の下すべてにある必要はない。
［発明の効果〕
本発明によって開示される発見のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、Ｉ ｏｏｓを安定して低減することができ、
微細化することができる。
微細化することができる。
第１図（ａ）及び第１図（、ｂ）は、それぞれ本発明の
一実施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す主要平面図。 第４図は高抵抗多結晶シリコン負荷形メモリセルの回路
構成を示す回路図。 Ｑｌ 〜Ｑ４ Ｒ１，Ｒ２ Ｖ５５・ ・ ・ ＷＬ ・ ・ ＤＬ ・ ・ ・ ＤＬ ・ ■ ・ ・ ・ ２ ・ ３ ・ ・ ・ ４ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ８ ・ ・ ・ ・ ＭＯＳ Ｆ ＥＴ 高抵抗 ・電源 ワード線 ・データ線 データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 ９ ・ ・ ｌ Ｏ・ ｌ １ ・ ・ １２ ・ ・ ｌ ３ ・ ｌ ４ ・ ・ １５ ・ ｌ ６ ・ １７ ・ １８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・ソース領域 ・ドレイン領域 側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第２層間絶縁膜 ・配線層 ・コンタクトホール ・第３層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・・ゲート電極とドレイン領域とを つなぐコンタクトホール 以上 出願人 セイコーエプソン株式会社
一実施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す主要平面図。 第４図は高抵抗多結晶シリコン負荷形メモリセルの回路
構成を示す回路図。 Ｑｌ 〜Ｑ４ Ｒ１，Ｒ２ Ｖ５５・ ・ ・ ＷＬ ・ ・ ＤＬ ・ ・ ・ ＤＬ ・ ■ ・ ・ ・ ２ ・ ３ ・ ・ ・ ４ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ ８ ・ ・ ・ ・ ＭＯＳ Ｆ ＥＴ 高抵抗 ・電源 ワード線 ・データ線 データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 ９ ・ ・ ｌ Ｏ・ ｌ １ ・ ・ １２ ・ ・ ｌ ３ ・ ｌ ４ ・ ・ １５ ・ ｌ ６ ・ １７ ・ １８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・ソース領域 ・ドレイン領域 側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第２層間絶縁膜 ・配線層 ・コンタクトホール ・第３層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・・ゲート電極とドレイン領域とを つなぐコンタクトホール 以上 出願人 セイコーエプソン株式会社
Claims (4)
- （１）多結晶シリコン膜から成る高抵抗多結晶シリコン
抵抗が配線層に接続されている高抵抗多結晶シリコン負
荷型メモリセルを有する半導体記憶装置において、前記
高抵抗多結晶シリコン抵抗下には、絶縁膜を介してすく
なくとも１層の接地された導体層を有することを特徴と
する半導体記憶装置。 - （２）前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする請求項１記載の半
導体記憶装置。 - （３）前記導体層は、多結晶シリコン膜とＭｏ、Ｔｉ、
Ｗ等の高融点金属のシリサイド膜との２層構成を示すポ
リサイド膜から成ることを特徴とする請求項１記載の半
導体記憶装置。 - （４）前記導体層は前記高抵抗多結晶シリコン負荷型メ
モリセルの接地線もかねていることを特徴とする請求項
１記載の半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265303A JPH0831533B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
| DE68929121T DE68929121T2 (de) | 1988-05-07 | 1989-04-25 | Halbleiteranordnung und halbleiter-speicheranordnung |
| KR1019900700018A KR940001252B1 (ko) | 1988-05-07 | 1989-04-25 | 반도체 기억장치 |
| EP89905206A EP0365690B1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| PCT/JP1989/000433 WO1989011162A1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| US07/821,250 US5254870A (en) | 1988-05-07 | 1992-01-10 | Static random access memory having memory cells with electric field shielding for cell load resistances |
| US08/523,370 US5523968A (en) | 1988-05-07 | 1995-08-31 | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
| HK98115932A HK1014613A1 (en) | 1988-05-07 | 1998-12-28 | Semiconductor device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265303A JPH0831533B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112275A true JPH02112275A (ja) | 1990-04-24 |
| JPH0831533B2 JPH0831533B2 (ja) | 1996-03-27 |
Family
ID=17415328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265303A Expired - Lifetime JPH0831533B2 (ja) | 1988-05-07 | 1988-10-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160369A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPH0263137A (ja) * | 1988-08-29 | 1990-03-02 | Sony Corp | 半導体装置の製造方法 |
| JPH0277156A (ja) * | 1988-09-13 | 1990-03-16 | Sony Corp | 半導体メモリ装置 |
-
1988
- 1988-10-21 JP JP63265303A patent/JPH0831533B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPH0263137A (ja) * | 1988-08-29 | 1990-03-02 | Sony Corp | 半導体装置の製造方法 |
| JPH0277156A (ja) * | 1988-09-13 | 1990-03-16 | Sony Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160369A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831533B2 (ja) | 1996-03-27 |
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