JPH02110614A - Data processor - Google Patents
Data processorInfo
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- JPH02110614A JPH02110614A JP63261497A JP26149788A JPH02110614A JP H02110614 A JPH02110614 A JP H02110614A JP 63261497 A JP63261497 A JP 63261497A JP 26149788 A JP26149788 A JP 26149788A JP H02110614 A JPH02110614 A JP H02110614A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に係り、特に論理回路の遅延時
間の変動に対して、論理回路の動作方式を変更するデー
タ処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing device, and more particularly to a data processing device that changes the operating method of a logic circuit in response to variations in delay time of the logic circuit.
データ処理装置の論理回路の動作方式を決定する要因の
１つに、論理回路の遅延時間があげられる。論理回路の
遅延時間は、素子のばらつき、温度条件、電圧変動等に
より変化するため、論理回路の設計においては、動作を
保証するすべての条件下での遅延時間を考慮して動作方
式を決定しなければならない。従って、論理回路に与え
られるタロツク信号も、この遅延時間の変動を許容する
ように考慮され、決定していた。クロック信号は遅延時
間の最も遅いケースがワーストケースとなるため、この
ケースでの遅延時間に見合うクロック信号が与えられて
いた。従って、通常ケースにおいても、常にワーストケ
ースを考慮した遅いクロック信号が与えられることとな
り、論理回路の性能向上を阻む要因となっていた。One of the factors that determines the operating method of a logic circuit in a data processing device is the delay time of the logic circuit. The delay time of a logic circuit changes depending on element variations, temperature conditions, voltage fluctuations, etc., so when designing a logic circuit, the operation method should be determined by considering the delay time under all conditions that guarantee operation. There must be. Therefore, the tarock signal given to the logic circuit has also been determined with consideration given to allowing this variation in delay time. Since the worst case for a clock signal is the slowest delay time, a clock signal suitable for the delay time in this case is provided. Therefore, even in the normal case, a slow clock signal is always given in consideration of the worst case, which is a factor that hinders the performance improvement of logic circuits.
上記問題点に対し、従来のシステムにおいては、論理回
路の遅延時間の変動に比例して、タロツク信号の周期を
変動させることで論理回路の遅延時間に見合う適切なり
ロック信号を得ることが行われている。このような技術
は、例えば、特開昭６２−６００２０号公報等に記載さ
れている。To solve the above problem, in conventional systems, a lock signal suitable for the delay time of the logic circuit is obtained by varying the period of the tarock signal in proportion to the variation of the delay time of the logic circuit. ing. Such a technique is described in, for example, Japanese Patent Laid-Open No. 62-60020.
上記従来技術ではクロック信号周期を論理回路の遅延時
間に比例して変動させるために、第１に、素子のばらつ
き等により論理回路ごとに遅延時間が異なるため、クロ
ック信号周期も論理回路ごとに異なること、第２に、電
圧変動、温度変動等による遅延時間の変化に伴って、論
理回路の動作中にもクロック信号周期が変化することと
なる。データ処理装置では、一般に論理回路の他にメモ
リ素子等の他の構成要素を含むが、これらは論理回路の
遅延とは独立に一定の時間で動作することを要求されて
いることが多く、また、電圧変動、温度変動に対する動
作時間の変動も、論理回路の遅延時間の変動とは異なる
特性を示す。In the above conventional technology, in order to vary the clock signal period in proportion to the delay time of the logic circuit, firstly, the delay time differs from logic circuit to logic circuit due to variations in elements, etc., so the clock signal period also varies from logic circuit to logic circuit. Second, as the delay time changes due to voltage fluctuations, temperature fluctuations, etc., the clock signal period changes even during the operation of the logic circuit. Data processing devices generally include other components such as memory elements in addition to logic circuits, but these are often required to operate at a fixed time independent of the delay of the logic circuits. , voltage fluctuations, and temperature fluctuations also show different characteristics from the delay time fluctuations of logic circuits.
従って、上記従来技術のように論理回路へのタロツク信
号を遅延時間に比例して刻々変動させていたのでは論理
回路以外の他の構成要素への動作時間が一定しないこと
になり不具合を生じる欠点があった。Therefore, if the tarok signal to the logic circuit is varied moment by moment in proportion to the delay time as in the prior art described above, the operating time for other components other than the logic circuit will not be constant, resulting in problems. was there.
本発明の目的は、データ処理装置において上記欠点を取
り除き、論理回路の遅延時間に最適な動作方式を選択す
ることで論理回路の性能を向上させ、高性能化を図るデ
ータ処理装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that eliminates the above-mentioned drawbacks and improves the performance of a logic circuit by selecting an operation method that is optimal for the delay time of the logic circuit. It is in.
上記目的を達成するため、本発明は、基準クロック信号
を発生するクロック信号発生回路と、論理回路の遅延時
間を測定する測定手段と、クロック信号周期と上記論理
回路遅延時間の測定値とを比較する比較回路を持ち、さ
らに論理回路の動作方式に複数の動作方式を持ち、これ
らの動作方式の選択肢のうち任意の１つを選択可能とし
ておき、遅延時間がクロック信号周期より遅くなった際
、論理回路の動作方式を変更することにより達成される
。In order to achieve the above object, the present invention provides a clock signal generation circuit that generates a reference clock signal, a measuring means that measures the delay time of a logic circuit, and a comparison between the clock signal period and the measured value of the logic circuit delay time. In addition, the logic circuit has a plurality of operating methods, and any one of these operating methods can be selected, and when the delay time becomes slower than the clock signal period, This is achieved by changing the operating method of the logic circuit.
上記目的は、他の方法によれば、基準タロツク信号発生
回路はクロック信号周期を可変可能な可変クロック信号
発生回路であって、論理回路の動作方式の選択肢に複数
のクロック信号周期を有し、遅延時間がクロック信号周
期・より遅くなった際、タロツク信号周期の変更を行う
ことで達成される。According to another method, the above object is a variable clock signal generation circuit that can vary the clock signal period, and has a plurality of clock signal periods as options for the operation method of the logic circuit. This is achieved by changing the tarok signal period when the delay time becomes slower than the clock signal period.
しかし、上記２点の解決手段において、論理回路の動作
方式を変更することで、データ処理装置の性能が変化し
てしまう場合があるので、論理回路の動作方式の選択肢
とは異なる第２の論理回路の動作方式の選択肢を持ち、
かつ第２の動作方式の選択肢は、データ処理装置の性能
をおのおの変化させるようにしておき、第１の動作方式
を変更する際、変更によって生じたデータ処理装置の性
能変化を相殺するように第２の動作方式を変更するよう
に制御することで解決される。However, in the solutions for the above two points, changing the operating method of the logic circuit may change the performance of the data processing device. Has a choice of circuit operation methods,
In addition, the second operating method option is such that the performance of the data processing device is changed respectively, and when the first operating method is changed, the second operating method is selected so as to offset the change in the performance of the data processing device caused by the change. This problem can be solved by controlling the operation method of No. 2 to be changed.
さらに、第２の動作方式の変更によってもデータ処理装
置の性能が変化してしまう場合、データ処理装置の性能
低下を通知する手段を有し、第１の動作方式の変更と同
時に、性能低下を通知し、性能低下を知ることが可能と
なる。Furthermore, if the performance of the data processing device also changes due to a change in the second operation method, there is a means for notifying the performance deterioration of the data processing device; This makes it possible to notify users of performance deterioration.
データ処理装置において、論理回路の遅延時間を常に測
定し、この測定値とクロック信号とを比較することで、
素子のばらつき、電圧変動、温度条件等の条件の変動に
より発生する論理回路の遅延時間とクロック信号の周期
との不一致を検出することができる。従って論理回路の
遅延時間がクロック信号より遅くなったことで、この不
一致を検出し、動作方式を変更することで不一致による
論理回路の誤動作を防ぐことができる。In data processing equipment, by constantly measuring the delay time of logic circuits and comparing this measurement value with the clock signal,
It is possible to detect a mismatch between the delay time of a logic circuit and the cycle of a clock signal, which occurs due to variations in conditions such as element variations, voltage variations, and temperature conditions. Therefore, when the delay time of the logic circuit becomes slower than the clock signal, malfunction of the logic circuit due to the mismatch can be prevented by detecting this mismatch and changing the operation method.
論理回路の動作方式の変更の例としては、動作モードの
変更やクロック信号周期の変更等があげられる。クロッ
ク信号周期の変更が行われる際も含めて、動作方式の変
更は、論理回路の遅延時間の測定値がクロック信号周期
より遅くなった際に行われる、つまり動作方式の変更は
連続的に変化するのではなく離散的に変化するため、論
理回路の他の構成要素の動作時間が一定しなくなること
はない。Examples of changing the operating method of the logic circuit include changing the operating mode and changing the clock signal period. The operation method is changed when the measured delay time of the logic circuit becomes slower than the clock signal period, including when the clock signal period is changed. In other words, the operation method is changed continuously. Since the time of operation of other components of the logic circuit does not become constant, the operation time of the other components of the logic circuit does not become constant.
以下１本発明の一実施例を図面により詳細に説明する。 An embodiment of the present invention will be described below in detail with reference to the drawings.
第１図に、本発明によるデータ処理装置の一実施例のブ
ロック図を示す。第１図において、クロック信号発生回
路１より出力されたクロック信号は、クロック信号線６
を通じて論理回路５へ供給されると同時に比較器４に入
力されている。論理回路の遅延時間はリングオシレータ
２により測定され、リングオシレータ２の出力は分周回
路３を通じて比較器４のもう一方の入力に接続されてい
る。これにより比較器４において論理回路の遅延時間と
クロック信号周期との比較が行われ、遅延時間が遅い際
には動作方式変更指示信号７が論理回路５へ出力される
。FIG. 1 shows a block diagram of an embodiment of a data processing apparatus according to the present invention. In FIG. 1, the clock signal output from the clock signal generation circuit 1 is connected to the clock signal line 6.
The signal is supplied to the logic circuit 5 through the signal line and simultaneously input to the comparator 4. The delay time of the logic circuit is measured by a ring oscillator 2, and the output of the ring oscillator 2 is connected to the other input of a comparator 4 through a frequency dividing circuit 3. As a result, the comparator 4 compares the delay time of the logic circuit with the clock signal period, and when the delay time is slow, an operation method change instruction signal 7 is output to the logic circuit 5.
第２図は動作方式の変更の一実施例を示す図である。本
実施例ではレジスタＡｌｌよりゲート論理回路１２を経
由しレジスタＣ１３へ転送する経路について説明する。FIG. 2 is a diagram showing an example of changing the operating method. In this embodiment, a route for transferring data from register All to register C13 via gate logic circuit 12 will be explained.
レジスタＡｌｌとレジスタＣ１５は共にクロック信号位
相Ａ１６に同期して設定されるためゲート論理回路１２
の最小遅延時間が十分に大きくないと、転送の際に旧デ
ータが転送されてしまい誤動作してしまう。従って、ゲ
ート論理回路１２とレジスタＣ１５との間にクロック信
号位相Ａとは位相の異なるクロック信号位相Ｂ１７で設
定されるレジスタＢ１３を設けて転送する必要が生じる
。Since both the register All and the register C15 are set in synchronization with the clock signal phase A16, the gate logic circuit 12
If the minimum delay time is not large enough, old data will be transferred during transfer, resulting in malfunction. Therefore, it is necessary to provide a register B13 between the gate logic circuit 12 and the register C15, which is set at a clock signal phase B17 which is different in phase from the clock signal phase A, for transfer.
第３図に第２図の動作方式のタイムチャートを示す。ク
ロック信号位相ＡでレジスタＡに設定されたデータはク
ロック信号位相ＢでレジスタＢへ転送され、さらに次の
クロック信号位相ＡでレジスタＣへ転送される。上記動
作方式では、ゲート論理回路１２の遅延時間は、クロッ
ク信号位相Ａとクロック信号位相Ｂとの差分以内である
必要がある。FIG. 3 shows a time chart of the operation method shown in FIG. 2. Data set in register A at clock signal phase A is transferred to register B at clock signal phase B, and further transferred to register C at the next clock signal phase A. In the above operation method, the delay time of the gate logic circuit 12 needs to be within the difference between the clock signal phase A and the clock signal phase B.
ここで、素子のばらつき、電圧変動、温度変動等により
論理回路の遅延時間が増大し、ゲート論理１２の遅延時
間がクロック信号位相Ａとクロック信号位相Ｂの差分に
間に合わなくなったケースを仮定する。上記ケースの際
には、第１図の比較器４により検出され動作方式変更指
示信号７が出力される。動作方式変更指示信号７により
、レジスタＢ１３とレジスタＣ１５間に設けてあったセ
レクタ、１４は、レジスタＢ１３の替りにゲート論理回
路１２の出力を直接レジスタＣ１５に転送する。このケ
ースの様に、論理回路の遅延時間が遅い際は、ゲート論
理回路１２の最ノ」１遅延時間も十分大きくなるため。Here, assume a case where the delay time of the logic circuit increases due to element variations, voltage fluctuations, temperature fluctuations, etc., and the delay time of the gate logic 12 cannot keep up with the difference between clock signal phase A and clock signal phase B. In the above case, it is detected by the comparator 4 in FIG. 1, and the operation method change instruction signal 7 is output. In response to the operation method change instruction signal 7, the selector 14 provided between the register B13 and the register C15 directly transfers the output of the gate logic circuit 12 to the register C15 instead of the register B13. As in this case, when the delay time of the logic circuit is slow, the maximum delay time of the gate logic circuit 12 also becomes sufficiently large.
レジスタＡから同位のレジスタＣへ直接転送しても何ら
問題は発生しない。このケースの際の動作方式タイムチ
ャートを第４図に示す。Direct transfer from register A to register C at the same level does not cause any problem. FIG. 4 shows a time chart of the operation method in this case.
第５図は動作方式の変更の別な一実施例を示す図である
。第５図では、レジスタＤ２１からゲート論理２２を経
由してレジスタＥ２３へ転送する経路について説明する
。FIG. 5 is a diagram showing another example of changing the operating method. In FIG. 5, a route for transferring data from register D21 to register E23 via gate logic 22 will be explained.
第５図の通常の動作方式タイムチャートを第６図に示す
。通常の、動作方式では、動作方式変更指示信号線７は
０′であるため、ＮＯＴＯＲゲート２６力は１′となり
ＯＲゲート２６．２７の出力も常に１′となる。従って
ＡＮＤゲート２４．２５の出力は、それぞれクロック信
号位相Ｄ３１．クロック信号位相Ｅ３２が出力された時
に、出力されるため、レジスタＤ２１はクロック信号位
相Ｄ３１で設定され、設定されたデータはゲート論理回
路２２を経由してクロック信号位相Ｅ３２でレジスタＥ
２３に設定される。上記動作方式では、ゲート論理回路
２２の遅延時間は、タロツク信号位相りとタロツク信号
位相Ｅの差分以内でなければならない。FIG. 6 shows a normal operating system time chart of FIG. 5. In the normal operation mode, the operation mode change instruction signal line 7 is 0', so the NOTOR gate 26 output is 1' and the output of the OR gate 26.27 is always 1'. The outputs of the AND gates 24.25 therefore correspond to the respective clock signal phases D31. Since it is output when the clock signal phase E32 is output, the register D21 is set at the clock signal phase D31, and the set data is sent to the register E at the clock signal phase E32 via the gate logic circuit 22.
It is set to 23. In the above operating system, the delay time of the gate logic circuit 22 must be within the difference between the tarlock signal phase difference and the tarlock signal phase E.
論理回路の遅延時間が増大し、グーｌ−輪理回路２２の
遅延時間がクロック信号位相りとクロック信号位相りの
差分に間に合わなくなった際は、第２図の実施例と同様
に動作方式変更指示信号線７が１′となり動作方式が変
更される。When the delay time of the logic circuit increases and the delay time of the loop circuit 22 cannot keep up with the difference between the clock signal phase difference and the clock signal phase difference, the operation method is changed as in the embodiment shown in FIG. The instruction signal line 7 becomes 1' and the operation method is changed.
この動作方式のタイムチャートを第７図に示す。A time chart of this operation method is shown in FIG.
動作方式変更指示信号線７は１′のためＮＯＴＯＲゲー
ト２６力は常にＯ′となりＯＲゲート２６゜２７は、第
１のＦＦ回路３０の出力Ｑ又は第２のＦＦ回路３１の出
力Ｑが１′の時のみ出力が１′のＦ Ｉ？回路３０の出
力Ｑは第２のＦＦ回路３１の人力りに接続され、第２の
Ｆ Ｆ回路の出力Ｑが第１のＦＦ回路の入力りに接続さ
れている。従って、第１ＯＦＦ回路の出力Ｑは、クロッ
ク信号位相りが入力されるたびに０′と１′をくり返し
出力する。同様に第２のＦＦ回路の出力Ｑも、クロック
信号位相Ｅが入力される毎にＯ′と１′をくり返す。こ
れよりＡＮＤゲート２４の出力はクロック信号位相りが
１回おきに出力され、同様にＡＮＤゲート２５の出力に
はタロツク信号位相Ｅが１回ごとに出力される。レジス
タＤ２１にタロツク信号位相りで設定されたデータはゲ
ート論理回路２２を経由して、１サイクル後のクロック
信号位相ＥでレジスタＥ２３に設定されることになる。Since the operation method change instruction signal line 7 is 1', the NOTOR gate 26 output is always O', and the OR gates 26 and 27 indicate that the output Q of the first FF circuit 30 or the output Q of the second FF circuit 31 is 1'. FI whose output is 1' only when ? The output Q of the circuit 30 is connected to the input terminal of the second FF circuit 31, and the output Q of the second FF circuit is connected to the input terminal of the first FF circuit. Therefore, the output Q of the first OFF circuit repeatedly outputs 0' and 1' every time the clock signal phase is inputted. Similarly, the output Q of the second FF circuit also repeats O' and 1' every time the clock signal phase E is input. As a result, the AND gate 24 outputs the clock signal phase every other time, and the AND gate 25 similarly outputs the tarock signal phase E every other time. The data set in the register D21 at the clock signal phase is passed through the gate logic circuit 22, and is set at the register E23 at the clock signal phase E one cycle later.
つまり動作方式を変更することで、ゲート論理回路２２
の遅延時間が１サイクル分、延びたことになる。In other words, by changing the operation method, the gate logic circuit 22
This means that the delay time has been extended by one cycle.
しかし、第５図の実施例では第２図の実施例とは異なり
、データ処理”Ａ置の性能が低下してしまう。However, in the embodiment shown in FIG. 5, unlike the embodiment shown in FIG. 2, the performance of data processing "A" deteriorates.
第８図は、本発明によるデータ処理装置の他の実施例の
ブロック図である。本実施例では、クロック信号発生回
路が可変クロック信号発生回路４１となっており、これ
は、クロック発信器４２と可変分周回路４３で構成され
ている。また、比較器４の出力動作方式変更指示信号ｌ
；Ａ７は、論理回路５には入力されておらず、性能調整
回路４４．性能低下通知回路４５．可変分周回路４３に
入力くされている。FIG. 8 is a block diagram of another embodiment of the data processing device according to the present invention. In this embodiment, the clock signal generation circuit is a variable clock signal generation circuit 41, which is composed of a clock oscillator 42 and a variable frequency dividing circuit 43. In addition, the output operation method change instruction signal l of the comparator 4
;A7 is not input to the logic circuit 5 and is input to the performance adjustment circuit 44. Performance degradation notification circuit 45. The signal is input to a variable frequency divider circuit 43.
第１図の実施例と同様、比１絞器４にて論理回路の遅延
時間がクロック信号周期より遅いことが検出されると動
作方式変更指示信号線７が１′となり、可変分周回路４
３へ伝えられる。可変分周回路４３はＪ：、記信号を受
取るど、分周値を変更しクロック信号線６のクロック信
号周期を遅める。これにより、論理回路の遅延時間の増
大に対処できることとなる。Similar to the embodiment shown in FIG. 1, when the ratio 1 diaphragm 4 detects that the delay time of the logic circuit is slower than the clock signal period, the operation method change instruction signal line 7 becomes 1', and the variable frequency divider circuit 4
This will be communicated to 3. When the variable frequency divider circuit 43 receives the signal J:, it changes the frequency division value and delays the clock signal period of the clock signal line 6. This makes it possible to cope with an increase in delay time of the logic circuit.
しかし、本実施例では、タロツク信号周期を遅らせるた
め、データ処理装置の性能が低下してしまう。However, in this embodiment, since the tarock signal period is delayed, the performance of the data processing device is degraded.
一般に、データ処理装置では、同一の論理回路で性能の
異なる複数のモデルを作成するため、性能調整回路を持
つものが多い。最上位モデル以外のモデルでは、性能調
整回路により常に性能の何パーセントかを低下させてい
る。動作方式の変更により低下した性能が性能調整回路
で低下させている範囲以内の場合、低下した分を性能調
整回路で補正することで低下を回避することが可能とな
る。従って本実施例では、動作方式変更指示信号、線７
を性能調整回路に接続し、動作方式の変更で低下した性
能を分補充している。Generally, data processing devices often have a performance adjustment circuit in order to create multiple models with different performances using the same logic circuit. In all but the top models, performance adjustment circuitry always reduces some percentage of performance. If the performance that has decreased due to the change in the operating system is within the range that is reduced by the performance adjustment circuit, it is possible to avoid the decrease by correcting the decreased amount using the performance adjustment circuit. Therefore, in this embodiment, the operation method change instruction signal, line 7
is connected to a performance adjustment circuit to compensate for the performance that has decreased due to the change in operating method.
動作方式を変更するデータ処理装置が最上位モデルの場
合、又は、性能調整回路による性能向上が低下分を補充
しない場合は、データ処理装置の性能低下をすみやかに
ハードウェアやソフトウェアに通知する必要がある。従
って、この場合は、動作方式変更指示信号線７は、性能
低下通知回路に接続され、この回路によって通知が行わ
れる。If the data processing device whose operating method is to be changed is a top-of-the-line model, or if the performance improvement achieved by the performance adjustment circuit does not make up for the loss, it is necessary to promptly notify the hardware and software of the performance degradation of the data processing device. be. Therefore, in this case, the operation method change instruction signal line 7 is connected to the performance deterioration notification circuit, and notification is performed by this circuit.
以上説明したように、本発明によれば、データ処理装置
において、論理回路の遅延時間に最適な動作方式を動的
に選択することが可能となるため、論理回路の性能を向
上させ、データ処理装置の高性能化を図ることができる
という効果がある。As explained above, according to the present invention, in a data processing device, it becomes possible to dynamically select an operation method that is optimal for the delay time of a logic circuit, thereby improving the performance of the logic circuit and improving data processing. This has the effect of improving the performance of the device.
第１図は本発明の一実施例のデータ処理装置のブロック
図、第２図は動作方式の変更の一実施例を示す論理図、
第３図は第２図論理の通常動作時のタイムチャート、第
４図は第２図論理の動作方式変更後のタイムチャート、
第５図は動作方式の変更の別の一実施例を示す論理図、
第６図は第５図論理の通常動作時のタイ−ムチヤード、
第７図は第５図論理の動作方式変更後のタイムチャート
、第８図は本発明の別の一実施例のデータ処理装置のブ
ロック図である。
１・・・クロック信号発生回路。
２・・・リングオシレータ、３・・・分周回路、４・・
・比較器、 ５・・・論理回路、６・・・クロ
ック信号線。
７・・・動作方式変更指示信号線、
１１・・・レジスタＡ、 １２・・・ゲート論理回
路、１３・・・レジスタＢ、１４・・・セレクタ、１５
・・・レジスタＣ１■６・・・クロック信号位相Ａ。
１７・・・クロック信号位相Ｂ。
２１・・・レジスタＤ、 ２２・・・ゲート論理回
路、２３・・・レジスタＥ、 ２４．２５・・・
ＡＮＤゲート、２６、２？、・・・ＯＲゲート、２８−
・・ＮＯＴゲート、２９・・・第１のＦＦ回路、 ３０
・・・第２のＦＦ回路、３１・・・クロック信号位相り
。
３２・・・クロック信号位相Ｅ。
４１・・・可変クロック信号発生回路、４２・・・クロ
ック発振器、 ４３・・・可変分周回路、４４・・・性
能調整回路、 ４５・・・性能低不通ケｎ回路。
男沫
第４呂
ｔ
７０−・７に１街昏
１１窄網怖給
晃乙口
拓７区FIG. 1 is a block diagram of a data processing device according to an embodiment of the present invention, FIG. 2 is a logic diagram showing an embodiment of changing the operation method,
Figure 3 is a time chart of the logic in Figure 2 during normal operation, Figure 4 is a time chart of the logic in Figure 2 after changing the operating method,
FIG. 5 is a logic diagram showing another example of changing the operation method;
Figure 6 shows the time chart during normal operation of the logic in Figure 5.
FIG. 7 is a time chart after changing the operating system of the logic shown in FIG. 5, and FIG. 8 is a block diagram of a data processing device according to another embodiment of the present invention. 1... Clock signal generation circuit. 2... Ring oscillator, 3... Frequency divider circuit, 4...
- Comparator, 5...Logic circuit, 6...Clock signal line. 7... Operation method change instruction signal line, 11... Register A, 12... Gate logic circuit, 13... Register B, 14... Selector, 15
...Register C1■6...Clock signal phase A. 17...Clock signal phase B. 21...Register D, 22...Gate logic circuit, 23...Register E, 24.25...
AND gate, 26, 2? ,...OR gate, 28-
...NOT gate, 29...first FF circuit, 30
. . . second FF circuit, 31 . . . clock signal phase difference. 32...Clock signal phase E. 41... Variable clock signal generation circuit, 42... Clock oscillator, 43... Variable frequency dividing circuit, 44... Performance adjustment circuit, 45... Low performance disconnection circuit. Otoko 4th ro t 70-・7 ni 1 ga ko 11 narrow net fear Akira Otoguchi Taku 7 ward
Claims (1)
記遅延時間がある定められた値の範囲を越えた場合、論
理回路の動作方式を変更することを特徴とするデータ処
理装置。 ２、第１項記載のデータ処理装置において、基準クロッ
ク信号のクロックサイクルタイムを変動可能な可変クロ
ック信号発生回路を具備し、上記遅延時間がある定めら
れた値の範囲を越えた場合、基準クロック信号のサイク
ルタイムを変更することを特徴とするデータ処理装置。 ３、第１項記載のデータ処理装置において、論理回路の
論理動作方式に複数の動作方式を有し、上記遅延時間が
ある定められた範囲を越えた場合、論理動作方式を変更
することを特徴とするデータ処理装置。 ４、第１項記載のデータ処理装置において、論理回路の
遅延時間に影響を及ぼす外部要因を有し、上記遅延時間
がある定められた範囲を越えた場合、上記外部要因を変
化させることを特徴とするデータ処理装置。 ５、第１項記載のデータ処理装置において、前記遅延時
間がある定められた範囲を越えた場合、第２項、第３項
、第４項記載の手段のうち、１つまたは複数個の手段を
同時に採用することを特徴とするデータ処理装置。 ６、第１項記載のデータ処理装置が複数台、共同で動作
するシステムにおいて、あるデータ処理装置の論理回路
遅延時間がある定められた値の範囲を越えた場合、当該
データ処理装置の動作方式を変更し、かつ当該データ処
理装置以外の１台以上の他のデータ処理装置の動作方式
の変更することを特徴とするデータ処理装置。[Claims] 1. It has a measuring means for measuring the delay time of the logic circuit, and when the delay time exceeds a certain predetermined value range, the operating method of the logic circuit is changed. data processing equipment. 2. The data processing device according to item 1, comprising a variable clock signal generation circuit capable of varying the clock cycle time of the reference clock signal, and when the delay time exceeds a certain predetermined value range, the reference clock signal is A data processing device characterized by changing the cycle time of a signal. 3. The data processing device according to item 1, wherein the logic circuit has a plurality of logic operation methods, and when the delay time exceeds a certain predetermined range, the logic operation method is changed. data processing equipment. 4. The data processing device according to item 1, having an external factor that affects the delay time of the logic circuit, and changing the external factor when the delay time exceeds a certain predetermined range. data processing equipment. 5. In the data processing device according to paragraph 1, if the delay time exceeds a certain predetermined range, one or more of the means described in paragraphs 2, 3, and 4. A data processing device characterized by simultaneously employing the following. 6. In a system where multiple data processing devices described in paragraph 1 operate together, if the logic circuit delay time of a certain data processing device exceeds a certain value range, the operation method of the data processing device will be changed. 1. A data processing device characterized in that the data processing device changes the operation method of one or more other data processing devices other than the data processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261497A JPH02110614A (en) | 1988-10-19 | 1988-10-19 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261497A JPH02110614A (en) | 1988-10-19 | 1988-10-19 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110614A true JPH02110614A (en) | 1990-04-23 |
Family
ID=17362732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261497A Pending JPH02110614A (en) | 1988-10-19 | 1988-10-19 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110614A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000192995A (en) * | 1998-12-23 | 2000-07-11 | Agco Ltd | Control system for power shuttle gear box |
-
1988
- 1988-10-19 JP JP63261497A patent/JPH02110614A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000192995A (en) * | 1998-12-23 | 2000-07-11 | Agco Ltd | Control system for power shuttle gear box |
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