JPH02106034A - Ｓｏｉ構造の形成方法 - Google Patents
Ｓｏｉ構造の形成方法Info
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- JPH02106034A JPH02106034A JP25965288A JP25965288A JPH02106034A JP H02106034 A JPH02106034 A JP H02106034A JP 25965288 A JP25965288 A JP 25965288A JP 25965288 A JP25965288 A JP 25965288A JP H02106034 A JPH02106034 A JP H02106034A
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Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明はＳｏ Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ ） ｔｌｌ造の形成方法に関し、特に絶
縁層によりその上層のＳｉが完全に絶縁分離される５Ｏ
ＩｔｊＩ造を形成するらのに関する。
ｌａｔｏｒ ） ｔｌｌ造の形成方法に関し、特に絶
縁層によりその上層のＳｉが完全に絶縁分離される５Ｏ
ＩｔｊＩ造を形成するらのに関する。
口）従来の技術
絶縁層（絶縁物の基板も含む）上に単結晶Ｓｉ層を形成
したものは、ＳＯＩ溝造と称され、狭い領域で容易に素
子分離が行なえ、高集積化や高速化が可能ならのとして
知られている。そして、従来のＳｉ基板上に素子が作製
される半導体集積回路（ＩＣ）に比べて、特性向上が図
れることから盛んに研究開発が行なわれている。ＳＯＩ
購造を形成する方法の一つに、単結晶Ｓｉ基板上に、こ
の基板全面をシードとして、Ｓｉと同じ結晶構造をもち
良好な格子整合をとる単結晶絶縁膜を形成し、更にこの
単結晶絶縁膜上に、この絶縁膜全面をシードとして単結
晶Ｓｉ膜を形成するヘテロエピタキシャル法がある。し
かしながら、半導体集積回路の高集積化、多機能化のた
めに三次元化を考えた場合、各種デバイスを作製したＳ
ｉ基板上に上述の様な単結晶絶縁膜を形成することは非
常に難しい。
したものは、ＳＯＩ溝造と称され、狭い領域で容易に素
子分離が行なえ、高集積化や高速化が可能ならのとして
知られている。そして、従来のＳｉ基板上に素子が作製
される半導体集積回路（ＩＣ）に比べて、特性向上が図
れることから盛んに研究開発が行なわれている。ＳＯＩ
購造を形成する方法の一つに、単結晶Ｓｉ基板上に、こ
の基板全面をシードとして、Ｓｉと同じ結晶構造をもち
良好な格子整合をとる単結晶絶縁膜を形成し、更にこの
単結晶絶縁膜上に、この絶縁膜全面をシードとして単結
晶Ｓｉ膜を形成するヘテロエピタキシャル法がある。し
かしながら、半導体集積回路の高集積化、多機能化のた
めに三次元化を考えた場合、各種デバイスを作製したＳ
ｉ基板上に上述の様な単結晶絶縁膜を形成することは非
常に難しい。
５ＯＩＩＩＩ造を形成する他の方法として、固相エピタ
キシャル成長法がある。これは、単結晶Ｓｉ基板上に、
Ｓｉ基板面の一部をシードとして露出させて絶縁膜を形
成し、シードと絶縁膜上ｃミ非晶質Ｓｉ（以下ａ−５ｊ
と祢す）ＩＩ！ｔ−ｍ積し、６゜Ｏ℃程度の低温でアニ
ールすることで、シードの結晶方位を継承したａ−８ｉ
膜の固相エピタキシャル成長を行い、ａ−５ｉ膜を単結
晶化させるものである（例えばＪｏｕｒｎａｌ ｏｆ
ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ＼’ｏ１．５４． Ｎ
１１５． １９８３． ＰＰ２８４７−２８４９参照
）。
キシャル成長法がある。これは、単結晶Ｓｉ基板上に、
Ｓｉ基板面の一部をシードとして露出させて絶縁膜を形
成し、シードと絶縁膜上ｃミ非晶質Ｓｉ（以下ａ−５ｊ
と祢す）ＩＩ！ｔ−ｍ積し、６゜Ｏ℃程度の低温でアニ
ールすることで、シードの結晶方位を継承したａ−８ｉ
膜の固相エピタキシャル成長を行い、ａ−５ｉ膜を単結
晶化させるものである（例えばＪｏｕｒｎａｌ ｏｆ
ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ＼’ｏ１．５４． Ｎ
１１５． １９８３． ＰＰ２８４７−２８４９参照
）。
この同相エピタキシャル成長法では、シードは単結晶Ｓ
ｉ基板の一部で良いものの、単結晶Ｓｉ基板と成長させ
た単結晶Ｓｉ膜とを絶縁分離するためのシード上のＳｉ
膜を除去する必要がある。
ｉ基板の一部で良いものの、単結晶Ｓｉ基板と成長させ
た単結晶Ｓｉ膜とを絶縁分離するためのシード上のＳｉ
膜を除去する必要がある。
すると、成長させた単結晶Ｓｉ膜上にデバイスを作製す
る位置に制約を受けて、自由な回路設計ができなくなる
。
る位置に制約を受けて、自由な回路設計ができなくなる
。
ハ）発明が解決しようとする課題
本発明はヒ述の点に留意して為されたもので、シードと
なる基板と完全な絶縁分離がされ、デバイスを作製する
際に位置制約を受けることのないＳｏ Ｉｔｓ造を形成
する方法を提供するものである。
なる基板と完全な絶縁分離がされ、デバイスを作製する
際に位置制約を受けることのないＳｏ Ｉｔｓ造を形成
する方法を提供するものである。
二）課題を解決するための手段
本発明は、単結晶Ｓｉ基台上に第１の絶縁膜を形成し、
前記単結晶Ｓｉ基台表面を露出させる開孔部を前記第１
の絶縁膜に選択的に形成し、該第１の絶縁膜に形成され
た開孔部において露出している前記単結晶Ｓｉ基台部分
にのみ第２の単結晶絶縁膜を形成し、第１の絶縁膜及び
第２の単結晶絶縁膜−Ｌにａ−３ｉ膜を形成し、該ａ−
８ｉ膜をアニール処理して単結晶化させる５ｏｌｉｄ造
の形成方法である。
前記単結晶Ｓｉ基台表面を露出させる開孔部を前記第１
の絶縁膜に選択的に形成し、該第１の絶縁膜に形成され
た開孔部において露出している前記単結晶Ｓｉ基台部分
にのみ第２の単結晶絶縁膜を形成し、第１の絶縁膜及び
第２の単結晶絶縁膜−Ｌにａ−３ｉ膜を形成し、該ａ−
８ｉ膜をアニール処理して単結晶化させる５ｏｌｉｄ造
の形成方法である。
ホ）作用
絶縁膜トに形成されるＳ１膜は、第２の単結晶絶縁膜の
結晶方位を継承して固相エピタキシャル成長される。従
ってこのＳｉ膜は、単結晶Ｓｉ基板とは完全に絶縁分離
された状態で同相エピタキシャル成長することになり、
シード上のＳｉ膜が除去されることはないので固相成長
させたＳｉ膜りでの自由な回路設計が可能となる。
結晶方位を継承して固相エピタキシャル成長される。従
ってこのＳｉ膜は、単結晶Ｓｉ基板とは完全に絶縁分離
された状態で同相エピタキシャル成長することになり、
シード上のＳｉ膜が除去されることはないので固相成長
させたＳｉ膜りでの自由な回路設計が可能となる。
へ）実施例
ｉ１図Ａ乃至Ｆは本范明−実施例の概略工程図を示す。
本実施例では単結晶Ｓｉ基台として、単結晶Ｓｉ基板を
用いているが、基板上に形成されたＩｌｌ結晶Ｓ１膜を
用いても良い。
用いているが、基板上に形成されたＩｌｌ結晶Ｓ１膜を
用いても良い。
（１）は（１００）面を主面とする単結晶Ｓｉ基台とし
ての単結晶Ｓｉ基板で。その表面に第１の絶縁膜として
膜厚４０００人程のＳｉｎ、膜（２）をＣＶＤ法により
堆積させる（第１図Ａ）。そして、このＳｉｎ、膜（２
）を公知の技術であるフォトリングラフィ技術によりＳ
ｉ基板（１）表面を露出させる開花部（２ａ）を選択的
に形成する（第１図Ｂ）。
ての単結晶Ｓｉ基板で。その表面に第１の絶縁膜として
膜厚４０００人程のＳｉｎ、膜（２）をＣＶＤ法により
堆積させる（第１図Ａ）。そして、このＳｉｎ、膜（２
）を公知の技術であるフォトリングラフィ技術によりＳ
ｉ基板（１）表面を露出させる開花部（２ａ）を選択的
に形成する（第１図Ｂ）。
次にこの基板を図示しないＭＢＥ（分子線エピタキー）
成長装置の試料室にセットし、１Ｏ１Ｔ。
成長装置の試料室にセットし、１Ｏ１Ｔ。
ｒｒ台まで真空排気して、１０−１０Ｔｏｒｒ台の真空
度に保持されている成長室に基板を移す。
度に保持されている成長室に基板を移す。
基板を８５０℃まで昇温しで約２０〜３０分間に汀って
この温度を保持し、露出している単結晶８１基板（１）
表面の薄い自然酸化膜及びコンタミネーションを熱的に
除去して清浄表面を露出させる。洗浄表面が露出したか
どうかは、：ＭＢＥ成長装置に備えられた電子線回折装
置を用いて判断する。その後、基板の温度を約５５０℃
に降下させ、予め１１４５〜１２３０℃に昇温しでおい
たＣａＦｔ を充填しであるクヌードセンセルから、温
度に応じた分子線強度を有するＣａＦ＊分子線を基板へ
照射し、成長速度１４０人／ｍｉｎ、５分間、ＣａＦｔ
膜を成長させ、更に基板温度を７５０℃にして、連続し
てＣａＦ、膜を成長させ厚さ４０００人のＣａＦ、膜（
３）を形成する（第１図Ｃ）、このときＣａ Ｆ ！
膜＜３ ）は５４０．膜（２）Ｅでは多結晶で、単結晶
Ｓｉ基板（１）の露出しているシード（ｌａ）ｉ （開
孔部（２ａ）内）ではＳｉ基板（１）の結晶方位を継承
した単結晶となっている。
この温度を保持し、露出している単結晶８１基板（１）
表面の薄い自然酸化膜及びコンタミネーションを熱的に
除去して清浄表面を露出させる。洗浄表面が露出したか
どうかは、：ＭＢＥ成長装置に備えられた電子線回折装
置を用いて判断する。その後、基板の温度を約５５０℃
に降下させ、予め１１４５〜１２３０℃に昇温しでおい
たＣａＦｔ を充填しであるクヌードセンセルから、温
度に応じた分子線強度を有するＣａＦ＊分子線を基板へ
照射し、成長速度１４０人／ｍｉｎ、５分間、ＣａＦｔ
膜を成長させ、更に基板温度を７５０℃にして、連続し
てＣａＦ、膜を成長させ厚さ４０００人のＣａＦ、膜（
３）を形成する（第１図Ｃ）、このときＣａ Ｆ ！
膜＜３ ）は５４０．膜（２）Ｅでは多結晶で、単結晶
Ｓｉ基板（１）の露出しているシード（ｌａ）ｉ （開
孔部（２ａ）内）ではＳｉ基板（１）の結晶方位を継承
した単結晶となっている。
次にこのＣａ Ｆ を膜（３）上にレジストを塗布して
表面を平坦化し、ドライエツチングにより、エッチバッ
クして多結晶のＣａＦ、膜部分を除去して、第２の単結
晶絶縁膜としての単結晶ＣａＦｔ ｆｌｕ（３ａ）を開
孔部（２ａ）内に得る（第１図Ｄ）。
表面を平坦化し、ドライエツチングにより、エッチバッ
クして多結晶のＣａＦ、膜部分を除去して、第２の単結
晶絶縁膜としての単結晶ＣａＦｔ ｆｌｕ（３ａ）を開
孔部（２ａ）内に得る（第１図Ｄ）。
そして、再びこの基板をＭＢＥ装置内にセットし、基板
温度を１００℃に設定して、Ｓｉ分子線を基板に照射す
る。そして、基板上全面（Ｓｉ膜１膜（２）及び単結晶
ＣａＦ、膜（３ａ）上）にａ−３ｉ１１！（４）を膜厚
５０００人程堆積重る（第１図Ｅ）。このときの堆積速
度は１０人／ｓｅｃである。
温度を１００℃に設定して、Ｓｉ分子線を基板に照射す
る。そして、基板上全面（Ｓｉ膜１膜（２）及び単結晶
ＣａＦ、膜（３ａ）上）にａ−３ｉ１１！（４）を膜厚
５０００人程堆積重る（第１図Ｅ）。このときの堆積速
度は１０人／ｓｅｃである。
ａ−５ｉ膜（４）の堆積が終了したら、ＭＢＥ装置内の
設置したまま、基板温度を６００℃、１２時間のアニー
ル処理を行って、単結晶ＣａＦｓ膜（３ａ）の結晶方位
（即ち、単結晶Ｓｉ基板（１）の結晶方位）を継承させ
てａ−Ｓｉ膜（４）を固相エピタキシャル成長させた単
結晶Ｓ ｉ （４’）膜を得る（第１図Ｆ）。
設置したまま、基板温度を６００℃、１２時間のアニー
ル処理を行って、単結晶ＣａＦｓ膜（３ａ）の結晶方位
（即ち、単結晶Ｓｉ基板（１）の結晶方位）を継承させ
てａ−Ｓｉ膜（４）を固相エピタキシャル成長させた単
結晶Ｓ ｉ （４’）膜を得る（第１図Ｆ）。
ト）発明の効果
本発明は以上の説明から明らかな如く、単結晶Ｓｉ基板
とは完全に絶縁分離された単結晶Ｓｉ膜を部分的に欠く
ことなく形成することができる。
とは完全に絶縁分離された単結晶Ｓｉ膜を部分的に欠く
ことなく形成することができる。
また、ＩＪＬ結晶Ｓｉ膜形成するために必要な結晶方位
を継承させるｌｉｔ結晶Ｓｉ基板面は一部で良いので、
ｌｆｔ結晶Ｓｉ基板上にデバイスが作製されていてら、
そのヒにＳＯ■構造は容易に形成される。
を継承させるｌｉｔ結晶Ｓｉ基板面は一部で良いので、
ｌｆｔ結晶Ｓｉ基板上にデバイスが作製されていてら、
そのヒにＳＯ■構造は容易に形成される。
そして、作製したｓｏ ｒ構造上に自由な回路設計そし
てデバイスの作製が可能となる。
てデバイスの作製が可能となる。
第１図はＡ乃至Ｆは本発明一実施例の工程説明図である
。 （１）・・・単結晶Ｓｉ基板、（２）・・・Ｓ１０．膜
（第１の絶縁膜） 、 ＜２ａ＞−開孔部、（３）・−
Ｃａ Ｆ 。 膜、（３ａ）・・・単結晶Ｃａ Ｆ ！膜（第２の単結
晶絶縁膜） 、 （４）・”ａ−５ｉ膜、（４”）・Ｑ
Ｌ結晶Ｓｉ膜。
。 （１）・・・単結晶Ｓｉ基板、（２）・・・Ｓ１０．膜
（第１の絶縁膜） 、 ＜２ａ＞−開孔部、（３）・−
Ｃａ Ｆ 。 膜、（３ａ）・・・単結晶Ｃａ Ｆ ！膜（第２の単結
晶絶縁膜） 、 （４）・”ａ−５ｉ膜、（４”）・Ｑ
Ｌ結晶Ｓｉ膜。
Claims (1)
- 【特許請求の範囲】 １）単結晶半導体基台上に第１の絶縁膜を形成し、前記
単結晶半導体基台表面を露出させる開孔部を前記第１の
絶縁膜に選択的に形成し、該第１の絶縁膜に形成された
開孔部において露出している前記単結晶半導体基台部分
にのみ第２の単結晶絶縁膜を形成し、第１の絶縁膜及び
第２の単結晶絶縁膜上に非晶質半導体膜を形成し、該非
晶質半導体膜をアニール処理して単結晶化させることを
特徴とするＳＯＩ構造の形成方法。 ２）前記単結晶半導体基台は単結晶Ｓｉ基台、前記第１
の絶縁膜はＳｉＯ＿２膜、前記第２の単結晶絶縁膜は単
結晶ＣａＦ＿２膜および前記非晶質半導体膜は非晶質Ｓ
ｉ膜であることを特徴とする請求項１記載のＳＯＩ構造
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25965288A JPH02106034A (ja) | 1988-10-14 | 1988-10-14 | Ｓｏｉ構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25965288A JPH02106034A (ja) | 1988-10-14 | 1988-10-14 | Ｓｏｉ構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106034A true JPH02106034A (ja) | 1990-04-18 |
Family
ID=17337025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25965288A Pending JPH02106034A (ja) | 1988-10-14 | 1988-10-14 | Ｓｏｉ構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106034A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089250A (ja) * | 1998-09-10 | 2000-03-31 | Sony Corp | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
| JP2000089249A (ja) * | 1998-09-09 | 2000-03-31 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| KR100741856B1 (ko) * | 2006-04-24 | 2007-07-24 | 삼성전자주식회사 | 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판 |
| US7531392B2 (en) | 2006-02-27 | 2009-05-12 | International Business Machines Corporation | Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same |
| US7820501B2 (en) | 2006-10-11 | 2010-10-26 | International Business Machines Corporation | Decoder for a stationary switch machine |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130517A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 単結晶薄膜の製造方法 |
| JPS58213412A (ja) * | 1982-06-04 | 1983-12-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62239520A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | Ｓｏｉ膜の形成方法 |
-
1988
- 1988-10-14 JP JP25965288A patent/JPH02106034A/ja active Pending
Patent Citations (3)
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