JPH02105239A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はマイクロコンピュータの構成、即ちアーキテク
チャに関し、更に詳述すれば、より高速動作可能なアー
キテクチャを有するマイクロコンピュータに関する。

〔従来の技術〕

第３図は従来のマイクロコンピュータの要部の構成、即
ちその中枢である中央演算処理装置１とデータの格納に
使用されるメモリ２とを中心とする構成を示すブロック
図である。

中央演算処理装置ｔｌとメモリ２との間は、アドレスバ
ス３．データバス４及び信号線５により接続されている
。

アドレスバス３は、中央演算処理装置１がメモリ２をア
クセスする際にアクセス対象のアドレスＡｄｄを出力し
てメモリ２に与えるためのものである。

データバス４は、中央演算処理袋ｗ１からメモＩ７２へ
、あるいはメモリ２から中央演算処理装置ｌヘデータＤ
ＡＴＡを送るためのものである。

信号線５は、中央演算処理装置ｌがメモリ２からデータ
を読出す際に、あるいはメモリ２ヘデータを書込む際に
メモリ２へそれぞれの要求信号Ｒｅを与えるためのもの
である。

また中央演算処理装置１にはクロック人力６により、メ
モリ２にはクロック人カフにより共に同一のクロックφ
が与えられている。

このような従来のマイクロコンピュータのメモリアクセ
ス、特にデータ読出しの動作は以下の如くである。なお
、第４図はその際のタイミングチャートである。

中央演算処理装置１がメモリ２に対してデータの読出し
を要求する場合、中央演算処理袋＄１はまず信号線５を
介して読出し要求信号Ｒｅをメモリ２に与えると共に、
読出されるべきデータのメモリ２におけるアドレスＡｄ
ｄを、第４図（ｂｌに示す如く、アドレスバス３を介し
てメモリ２へ出力する。

この中央演算処理装置ｌによるデータ読出しのための動
作が第４図（ａｌに示す如きクロックφの立上がりから
次の立上がりまでの１周期の期間ｔ１にて処理が完了す
るものとすると、中央演算処理装置１からメモリ２への
アドレスＡｄｄの出力はｔｌの期間中持続する。

一方メモリ２では、中央演算処理装置１から与えられる
読出し要求信号Ｒｅ及びアドレスＡｄｄにより対応する
アドレスに格納しているデータＤＡＴＡを読出して、第
４図（Ｃ１に示す如く、クロックφの立下がりに同期し
てデータバス４へ出力する。

中央演算処理装置１はこのメモリ２からデータバス４へ
出力されているデータＤＡＴＡをクロックφのローレベ
ルの期間ｔ、Ｌの間に読込む。従って、メモリ２はクロ
ックφの１周期である期間【１中にアドレスＡｄｄを受
は付け、そのアドレスに格納しているデータＤＡＴＡを
読出してデータバス４へ出力するという処理を実行する
必要がある。

〔発明が解決しようとする課題〕

以上のようにして従来のマイクロコンピュータではメモ
リのアクセスを行うが、中央演算処理装置ｌとメモリ２
との双方に与えられているクロックφは同一である。こ
のため、中央演算処理装置■によるメモリ２のアクセス
時間はクロックφの周波数に規定される。しかし通常、
メモリ２のアクセス時間は中央演算処理袋Ｗ１の動作に
比して遅いため、メモリアクセスに際しては中央演算処
理装置１の処理速度はメモリ２のアクセス時間により制
限され、高速処理が困難である。

つまりメモリ２のアクセス時間以上に高い周波数のクロ
ックにて中央演算処理装置１を駆動することは出来ない
。

本発明はこのような事情に鑑みてなされたちであり、中
央演算処理装置の処理速度がメモリのアクセス時間によ
り制限されることなく高速処理可能なマイクロコンピュ
ータの提供を目的とする。

〔課題を解決するための手段〕

本発明のマイクロコンピュータは、中央演算処理装置は
比較的高周波数のクロックにて動作させ、中央演算処理
装置によるメモリアクセスに際しては、メモリに比較的
低周波数のクロックを供給すると共に、その間の中央演
算処理装置へのクロックの供給を停止する構成を採って
いる。

〔作用〕

本Ｑ明のマイクロコンピュータでは、中央演算処理装置
自体はメモリの動作速度とは関係なく高速処理が行われ
、またメモリアクセスに際してはメモリにはそれに適合
した周波数のクロックが与えられてメモリアクセスが行
われると共に、その間は中央演算処理装置は待機状態に
なる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明のマイクロコンピュータの要部の構成、
即ちその中枢である中央演算処理装置１とデータの格納
に使用されるメモリ２とを中心とする構成を示すブロッ
ク図である。

中央演算処理装置Ｈとメモリ２との間には続出制御回路
８が介在されている。

中央演算処理袋Ｗ１と続出制御回路８との間は、アドレ
スバス３１．データバス４１及び信号線５１により接続
されている。また続出制御回路８とメモリ２との間は、
アドレスバス３１．云−タバス４１及び信号線５１によ
り接続されている。

アドレスバス３１及び３２は、中央演算処理装置１がメ
モリ２をアクセスする際にアクセス対象のアドレスＡｄ
ｄを出力してメモリ２に与えるためのものである。

データバス４１及び４２は、中央演算処理装置ｌからメ
モリ２へ、あるいはメモリ２から中央演算処理装置ｔヘ
データＤＡＴＡを送るためのものである。

信号線５１及び５２は、中央演算処理装置ｌがメモリ２
からデータを読出す際に、あるいはメモリ２ヘデータを
書込む際にメモリ２へそれぞれの要求信号Ｒｅを与える
ためのものである。

続出制御回路８にはクロック人力９を介してクロックφ
が与えられている。このクロックφの周波数は、たとえ
ば中央演算処理装置ｌの処理速度を最大限度にまで高速
化し得る周波数である。そして、続出制御回路８にはク
ロックφを分周するための分周手段８１が備えられてお
り、クロック人力９から入力されたクロックφをたとえ
ば２分周したクロックπを発生し、これをクロック入カ
フを介してメモリ２に与える。

、また続出制御回路８は中央演算処理装置ｌへのクロッ
ク供給を制御する機能を有しており、通常はクロック人
力９から入力されたクロックφをそのままクロックφｃ
ｐｕとしてクロック人力６を介して中央演算処理装置１
に与えている。一方、中央演算処理装置１によるメモリ
２のアクセスに際しては、続出制御回路８は中央演算処
理袋Ｗｔ、１へのクロックφｃｐｕの供給を停止して中
央演算処理袋Ｗｌとメモリ２との動作を同期させるよう
にしている。

このような本発明のマイクロコンピュータのデータ読出
しの動作は以下の如くである。なお、第２図はその際の
タイミングチャートである。

メモリ２に対するアクセスが行われずに中央演算処理装
置１内でのみ処理が行われる通常の状態においては、続
出制御回路８はクロック人力９を介して与えられている
クロックφをそのままクロックφｃｐｕとしてクロック
人力６を介して中央演算処理装置１に与える。従って、
中央演算処理装置ｌはその最大限の処理速度で動作する
。

中央演算処理装置１がメモリ２に対してメモリアクセス
、特にデータの続出しを要求する場合、中央演算処理袋
Ｗｌはまず信号線５１を介して読出し要求信号Ｒｅを出
力すると共に、読出されるべきデータのメモリ２におけ
るアドレスＡｄｄを、第２図中）に示す如く、クロック
φの立上がりに同期してアドレスバス３１へ出力する。

これらのアドレスＡｄｄ及び読出し要求信号Ｒｅは続出
制御回路８から更にアドレスバス３２及び信号線５２を
介してメモリ２に与えられる。

この中央演算処理装置１によるデータ読出しのための処
理が、第２図（ａｌに示す如く、クロックφの立上がり
から２クロツク目の立上がりまでの２周期の期間ｔ２に
て完了するものとすると、中央演算処理装置１からメモ
リ２へのアドレスＡｄｄの出力は、第２図中）に示す如
く、期間ｔ２中続する。

一方メモリ２では、中央演算処理装置１から続出制御回
路８を経由して与えられた読出し要求信号Ｒｅ及びアド
レスＡｄｄにより対応するアドレスに格納しているデー
タＤＡＴＡを読出して、データバス４へ出力する処理が
行われる。

メモリ２からのデータＤＡＴＡの読出し処理は第２図Ｔ
ａｌ及び（Ｃ１に示す如く、クロックφの２周期分の内
の最初の立上がりからクロックφの２周期の間に行われ
、この間中央演算処理装置１はアドレスＡｄｄを出力し
ている。

この際、メモリ２のアクセス速度は中央演算処理装置ｔ
ｌのそれより遅いので、クロックφｃｐｕの１周期内に
は動作不可能である。従って、続出制御回路８は中央演
算処理装置１から読出し要求信号Ｒｅが与えられた時点
で、クロックφを２分周した第２図（ｄ）に示す如きク
ロ７りπを発生し、メモリ２に与える。そして続出制御
回路８はクロック人力６を介して中央演算処理装置ｌに
与えているクロックφｃｐｕを、第２図（ａ”）に示す
如く、中央演算処理装置１によるメモリアクセスが開始
された後に停止する。これにより、中央演算処理装置ｌ
は待機状態にされる。

そして、この中央演算処理装置１が待機状態にされてい
る間のクロックＨのローレベル期間、即ちクロックφの
第２の立上がりからの１周期ｔ３中にメモリ２はデータ
を読出し、第２図（Ｃ）に示す如く、データバス４２を
介して続出制御回路８へ送る。

更に続出制御回路８は、データバス４１を介して中央演
算処理装置１ヘデータＤＡＴＡを送り、これを中央演算
処理装置Ｉが読込むことによりメモリアクセスが終了す
る。

この後、期間ｔ２の終了、換言すれば中央演算処理装置
１によるメモリアクセスが開始されてからクロックφの
２周期経過時点で、続出制御回路８は中央演算処理装置
ｌにそれまで供給を停止していたクロックφｃｐｕを鮮
度供給する。これにより、中央演算処理袋ｆｉｌはクロ
ックφｃｐｕに同期して処理を続行する。

なお、上記実施例では中央演算処理装置ｌに与えられる
クロックφｃｐｕと同一周期のクロックφを２分周した
クロックπをメモリ２に与える構成を採っているが、メ
モリ２のアクセス時間に応じて更に３分周あるいは４分
周等することも勿論可能である。また中央演算処理装置
１へのクロックφｃｐｕの停止に期間はクロックφの分
周値に応じて適宜調整すればよい。

また、分周手段８１によらず、他の周波数変換手段を使
用することも可能であることは言うまでもない。

以上のように本発明のマイクロコンピュータでは、メモ
リ２に与えられるべきクロックの周期を調整することに
より、゛中央演算処理袋？ｉｖ１とメモリ２との組合わ
せの自由度が高くなると共に、メモリ２のアクセス時間
とは関係無しに中央演算処理装置１の処理速度を向上さ
せることが可能である。

〔発明の効果〕

以上に詳述した如く、本発明のマイクロコンピュータに
よれば、中央演算処理装置内でのみ処理が行われる際は
最大限の処理速度で動作し、またメモリアクセスに際し
ては、その処理速度より遅いアクセス時間のメモリをア
クセスするのに現実に必要な時間を実際にメモリアクセ
スする際にのみ与える一方、その間は中央演算処理装置
を待機状態とするように構成しであるので、中央演算処
理装置の最大限の高速処理機能を発揮させることが可能
になり、また中央演算処理装置とメモリとをそれぞれの
動作速度を考慮することなく組み合わせることが可能に
なる。

【図面の簡単な説明】

第１図は本発明のマイクロコンピュータの要部の構成を
示すブロック図、第２図はその動作状態を示すタイミン
グチャート、第３図は従来のマイクロコンビ二一タの要
部の構成を示すブロック図、第４図はその動作状態を示
すタイミングチャートである。 １・・・中央演算処理袋Ｗｌ　　２・・・メモリ　　８
・・・読出制御回路　　８１・・・分周手段 φ、φｃｐｕ、■・・・クロック なお、各図中同一符号は同−又は相当部分を示す。 Φ 弔 図

Claims (1)

1. 【特許請求の範囲】 １、第１の周波数のクロックに同期して動作する中央演
   算処理装置と、 前記第１の周波数より低周波数である第２の周波数のク
   ロックに同期して動作し、前記中央演算処理装置により
   アクセスされるメモリと、 前記中央演算処理装置による前記メモリのアクセスに際
   して、前記中央演算処理装置によるメモリアクセスの開
   始後に前記周波数変換手段により発生された第２の周波
   数のクロックを前記メモリに与えると共に、前記メモリ
   がデータの書込みまたは読出しに要する期間中前記中央
   演算処理装置へのクロックの供給を停止する手段と を備えたことを特徴とするマイクロコンピュータ。