JPH02103631A - プログラムメモリのアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、マイクロプロセッサシステムにおけるプロ
グラムメモリのアクセス装置に関するもので、 特にリード処理を高速化し得るようなアクセス装置に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。

【従来の技術】

第４図は従来方式によりマイクロプロセッサがプログラ
ムをリードする際の構成図、第５図は第４図における各
信号のタイミングを示す図である。 以下にこの第４図と第５図とを用いてプログラムリード
の手順を述べる。 （ａ）　　マイクロプロセッサ１は次に実行すべき命令
の入っているプログラムメモリ２のアドレス１０をアド
レスバスＡＢ上に出力する（第５図■）。 同時にアドレス１０が有効であることを示すアドレスス
トローブ信号１１を確立させる（第５図■、時点ｔ、１
）。 （５）　アドレス１０とアドレスストローブ信号１１と
をデコーダ３を介しデコードして、プログラムメモリ２
が選択されたことを示すプログラムメモリセレクト信号
１２が生成される（第５図■）。 （Ｃ）　　プログラムメモリ２はこのセレクト信号１２
とアドレス１０とにより指定されたデータ１３をデータ
バスＤＢ上に出力する。（第５図■）。 （ｄ）　　プログラムメモリ２が出力したデータ１３が
安定するのを待って、データ１３が有効であることを示
すデータストローブ信号１４をプログラムメモ１７２が
確立させる（第５図■、時点ｔ２）。 （ｅ）　　マイクロプロセッサ１はこのデータストロー
ブ信号１４により、データバスＤＢ上のデータ１３を取
込む。同時にマイクロプロセッサ１はアドレス１０とア
ドレスストローブ信号１１を消滅させ、プログラムリー
ドサイクルが終了する（第５図■。 ■、時点ｔ３） （ｆ）　　プログラムメモリ２はアドレスストローブ信
号１１の消滅によりリードサイクルの終了を知り、デー
タ１３とデータストローブ信号５とを消滅させる（第５
図■、■）。 以上は一般的なマイクロプロセッサのリードサイクルで
ある。このようなリードサイクルはマイクロプロセッサ
がプログラムやデータをリードするたびに行われる。 第６図はプログラムがメモリ２上に配置されている様子
を示す。データの場合と異りプログラムは命令という切
り離せないデータブロックの集合で構成されている。 例えば同図において、Ｉ　ａｌ　＊　　Ｉ　ａ２．〜Ｉ
ｃ３は命令ａ　”−’　ｃを構成するデータブロックで
あり、この各データブロックはそれぞれアドレス順に配
列されている。そして命令ａはＩａｌ〜Ｉａ４の４つの
データブロックによって構成されており、同様にして命
令すおよびＣはそれぞれ２つのデータブロックＩｂ１．
　　Ｉｂ２、および３つのデータブロックＩｃｌ〜Ｉｃ
３によって構成されている。 なお以下ではＩ　ａｌ、　　Ｉ　ａ２．　−・−・等の
各データブロックをｒｌつのアドレスが割付けられ１単
位として取扱われるビットの列１としてバイトと呼ぶが
、このバイトは８ビツトに限られるものではない。

【発明が解決しようとする課題】

前述のようにプログラムを構成する各命令はそれぞれ命
令の種類によって定まる所定数のデータブロック（バイ
ト）によって構成されているので、マイクロプロセッサ
が次にアクセスするアドレスを予め予想可能な場合があ
る。このような場合、予想不可能な場合と同様のリード
サイクルを使用することは、マイクロプロセッサを高速
で走らせるためには有効とはいえない。 そこでこの発明は上述の問題を解決し、プログラムリー
ドを高速に行うためのプログラムアクセス装置を提供す
ることを課題とする。

【課題を解決するための手段】

前記の課題を解決するために本発明の装置は、ｔプログ
ラムを構成する各命令がそれぞれ１または複数バイトか
らなり、 前記プログラムをこの各バイト別に順次アドレスを割付
けて記憶するプログラムメモリ（２など）と、 このプログラムメモリをリードしながら動作するマイク
ロプロセッサ（１など）と、を備えたシステムにおいて
、 前記マイクロプロセッサの出力するアドレスストロープ
信号（１１など）の立上りごとに前記プログラムメモリ
の出力データ（１６など）をラッチして前記マイクロプ
ロセッサへデータ　（１３など）として与えるデータラ
ッチ回路（５など）と、前記の各命令内の第１バイトの
アクセスと同時にアクセスされるメモリであって、各当
該の命令のバイトサイズ（１７など）を記憶する命令バ
イトサイズメモリ（９など）と、 前記第１バイトのアクセスで前記命令バイトサイズメモ
リから読出された前記命令バイトサイズを初期設定され
、以後の当該命令内の各バイトの順次のアクセスのつど
カウントダウンされる命令バイトサイズカウンタ（６な
ど）と、 同一命令内の前記の順次アクセスにおいて、前記プログ
ラムメモリから当該の命令内の１バイト分が出力されて
前記データラッチ回路にラッチされたのち、前記マイク
ロプロセッサが少なくともこの１バイト分の読込みを完
了する以前にこの１バイト分に次ぐアドレスの１バイト
分をアクセスする動作を前記命令バイトサイズカウンタ
の残存計数値が１となるまで繰返す手段（アドレスカウ
ンタ７など）と、を備えたｊものとする。

【作　用】

この発明は１つの命令を構成するバイトの先頭アドレス
のバイトをリードされると、この命令の残りのバイトの
データはマイクロプロセッサにリードされる前にあらか
じめ準備しておき、リードされると最短時間でこのデー
タを取込める方式とする。このことによって１つの命令
バイト中の２番目以降のバイトのデータのリード時間を
短縮しようというものである。

【実施例】

以下第１図ないし第３図に基づいて本発明の詳細な説明
する。 第１図はこの発明によるマイクロプロセッサがプログラ
ムをリードする際の構成図で第４図に対応するものであ
る。マイクロプロセッサ１が出力したアドレス１０およ
びアドレスストローブ信号１１はメモリアクセスコント
ローラ４を経由しプログラムメモリセレクト信号１２と
してプログラムメモＩ７２に入っている。プログラムメ
モリ２の出力データ１６はデータラッチ回路５で一旦保
持されたうえ、このデータラッチ回路５からマイクロプ
ロセッサへデータ１３としてデータストローブ信号１４
と共に出力される構造になっている。 第２図はプログラムメモリ２．メモリアクセスコントロ
ーラ４．データラッチ回路５の詳細構成を示す図である
。同図において２は従来通りのプログラムメモリである
。９はメモリアクセスコントローラ４内の命令データ数
メモリで、プログラムメモリ２に対応したアドレスをも
つ別のメモリである。そしてプログラムメモリ２中の各
命令の第１バイトのアドレスに対応するこのメモリ９の
アドレス領域にはそれぞれ当該の１命令を構成するバイ
ト数（命令バイトサイズと呼ぶ）が格納されている。こ
のメモリ９の内容としての命令バイトサイズ１７はプロ
グラムをコード化する時、同時に生成される。 ６は命令バイトサイズカウンタで、１つの命令内の第１
バイト以降のデータを順次送出するためのカウンタであ
る。自分自身がカウント中でない時に、つまり各命令の
第１バイトがマイクロプロセッサｌからリードされると
、命令バイトサイズ１７を自身内のカウンタにロードす
る。その後、各バイトのリードが終了するたびに残りの
バイト数を減する。 ７はアドレスカウンタで、プログラムメモリ２にプログ
ラムメモリアドレス１５を供給するためのカウンタであ
る。命令バイトサイズカウンタ６がカウント中でない時
はマイクロプロセッサ１からのアドレス１０を直接、メ
モリ２，９へ出力する。 同時にアドレス１０を自身内のアドレスカウンタにロー
ドする。命令バイトサイズカウンタ６がカウント中の時
、アドレスカウンタ７を更新しながら独自でプログラム
メモリ２にアドレスエ５を出力する。アドレスカウンタ
７を更新するタイミングは命令バイトサイズカウンタ６
と同様である。 ８はマイクロプロセッサ１からのアドレスバスＡＢに接
続されたアドレスデコーダである。プログラムメモリ２
がアクセスされたことを確認するとプログラムメモリセ
レクト信号１２を出力する。 命令バイトサイズカウンタ６がカウント中の時は、セレ
クト信号１２が確立されたままになっている。 データラッチ回路５はプログラムメモリ２の出力したデ
ータを保持する機能をもつ。プログラムメモリ２の出力
データ１６が安定したタイミングでこのデータ１６を保
持し、マイクロプロセッサ１からのアドレスストローブ
信号１１が確立されている間は、データを保持し続ける
。 マイクロプロセッサ１がプログラムメモリ２内の命令の
先頭バイトをリードすると、同時に命令バイトサイズメ
モリ９内の該先頭バイトと同アドレスの領域もリードさ
れ、その命令のバイトサイズ１７がカウンタ６に、同じ
くその命令の先頭アドレスがアドレスカランタフにロー
ドされる。同時に従来方式と同様のタイミングで先頭バ
イトに対するリードサイクルが実行される。 第３図は主として１命令内の２バイト目以降のデータを
リードするタイミングを示す。プログラムメモリ２が先
頭バイトとしてのプログラムメモリデータ１６（同図■
）を出力し、それが安定するとラッチ回路５で保持され
、データ１３として出力される　（同図［相］）。次に
この先頭バイトに対するデータストローブ信号１４（同
図■）を確立させた後、すぐに（つまりマイクロプロセ
ッサ１が前記のようにラッチされたデータ１３の取込み
を終る以前に）、命令バイトサイズカウンタ６およびア
ドレスカウンタ７を介しプログラムメモリ２に入るアド
レス１５（同図■）を更新する。更新したアドレスに対
するデータが安定すると、先頭バイトに対するリードサ
イクルが終了したのを確認し、ラッチ回路５は新たなデ
ータ１６を保持する。 マイクロプロセッサｌは再びアドレスストローブ信号１
１を立上げ（同図■）、２バイト目のデータに対するリ
ードサイクルを開始する。この時すでにデータは揃って
おり最小時間でデータを取込みリードサイクルを終了す
ることができる。以上のリードサイクルはカウンタ６が
１つの命令のバイトサイズ１７のカウントを終了するま
で続けられる。 このように複数バイト命令の２バイト目以降のリード時
間を大幅に短縮することができる。マイクロプロセッサ
がメモリからプログラムをリードする場合、分岐やサブ
ルーチンコールのため次にどの命令がアクセスされるか
を予想することは難しい。しかし複数バイトからなる命
令を途中まで読んで中止することは考えられないので、
本方式は有効である。

【発明の効果】

本発明によればプログラムメモリ中の各命令の第１バイ
トと同アドレスでアクセスされるメモリ領域にそれぞれ
その命令を構成するバイトサイズを記憶させ、この第１
バイトの読出しと同時にこのバイトサイズを読出し、こ
のバイトサイズ分、前記アドレスをインクリメントする
カウンタを介してプログラムメモリをアクセスさせるこ
とで、マイクロプロセッサのデータ取込みと並行してプ
ログラムメモリのアドレス更新を行わせるようにしたの
で、複数バイトからなる命令の２バイト目以降のリード
時間を短縮することができ、マイクロフロセッサを高速
で動作させ、システムの処理能力を向上させることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例としてのマイクロプロセッ
サのプログラムリードの構成図、第２図は同じくメモリ
アクセスコントローラを主体とする詳細構成図、第３図
は同じくプログラムリードサイクルのタイミングを示す
タイムチャート、第４図は第１図に対応する従来の構成
図、第５図は第４図のプログラムリードサイクルのタイ
ミングを示すタイムチャート、第６図はプログラムメモ
リ上における命令データ列の配置例を示す図である。 １：マイクロプロセッサ、２ニブログラムメモリ、４：
メモリアクセスコントローラ、５：デークラッチ回路、
６：命令バイトサイズカウンタ、７：アドレスカウンタ
、８ニアドレスデコーダ、９：命令バイトサイズメモリ
。 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １）プログラムを構成する各命令がそれぞれ１または複
   数パイトからなり、 前記プログラムをこの各バイト別に順次アドレスを割付
   けて記憶するプログラムメモリと、このプログラムメモ
   リをリードしながら動作するマイクロプロセッサと、を
   備えたシステムにおいて、 前記マイクロプロセッサの出力するアドレスストローブ
   信号の立上りごとに前記プログラムメモリの出力データ
   をラッチして前記マイクロプロセッサへデータとして与
   えるデータラッチ回路と、前記の各命令内の第１バイト
   のアクセスと同時にアクセスされるメモリであって、各
   当該の命令のバイトサイズを記憶する命令バイトサイズ
   メモリと、 前記第１バイトのアクセスで前記命令バイトサイズメモ
   リから読出された前記命令バイトサイズを初期設定され
   、以後の当該命令内の各バイトの順次のアクセスのつど
   カウントダウンされる命令バイトサイズカウンタと、 同一命令内の前記の順次アクセスにおいて、前記プログ
   ラムメモリから当該の命令内の１バイト分が出力されて
   前記データラッチ回路にラッチされたのち、前記マイク
   ロプロセッサが少なくともこの１バイト分の読込みを完
   了する以前にこの１バイト分に次ぐアドレスの１バイト
   分をアクセスする動作を前記命令バイトサイズカウンタ
   の残存計数値が１となるまで繰返す手段と、 を備えたことを特徴とするプログラムメモリのアクセス
   装置。