JPH02103631A - プログラムメモリのアクセス装置 - Google Patents
プログラムメモリのアクセス装置Info
- Publication number
- JPH02103631A JPH02103631A JP25660188A JP25660188A JPH02103631A JP H02103631 A JPH02103631 A JP H02103631A JP 25660188 A JP25660188 A JP 25660188A JP 25660188 A JP25660188 A JP 25660188A JP H02103631 A JPH02103631 A JP H02103631A
- Authority
- JP
- Japan
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- instruction
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- microprocessor
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 66
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、マイクロプロセッサシステムにおけるプロ
グラムメモリのアクセス装置に関するもので、 特にリード処理を高速化し得るようなアクセス装置に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
グラムメモリのアクセス装置に関するもので、 特にリード処理を高速化し得るようなアクセス装置に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第4図は従来方式によりマイクロプロセッサがプログラ
ムをリードする際の構成図、第5図は第4図における各
信号のタイミングを示す図である。 以下にこの第4図と第5図とを用いてプログラムリード
の手順を述べる。 (a) マイクロプロセッサ1は次に実行すべき命令
の入っているプログラムメモリ2のアドレス10をアド
レスバスAB上に出力する(第5図■)。 同時にアドレス10が有効であることを示すアドレスス
トローブ信号11を確立させる(第5図■、時点t、1
)。 (5) アドレス10とアドレスストローブ信号11と
をデコーダ3を介しデコードして、プログラムメモリ2
が選択されたことを示すプログラムメモリセレクト信号
12が生成される(第5図■)。 (C) プログラムメモリ2はこのセレクト信号12
とアドレス10とにより指定されたデータ13をデータ
バスDB上に出力する。(第5図■)。 (d) プログラムメモリ2が出力したデータ13が
安定するのを待って、データ13が有効であることを示
すデータストローブ信号14をプログラムメモ172が
確立させる(第5図■、時点t2)。 (e) マイクロプロセッサ1はこのデータストロー
ブ信号14により、データバスDB上のデータ13を取
込む。同時にマイクロプロセッサ1はアドレス10とア
ドレスストローブ信号11を消滅させ、プログラムリー
ドサイクルが終了する(第5図■。 ■、時点t3) (f) プログラムメモリ2はアドレスストローブ信
号11の消滅によりリードサイクルの終了を知り、デー
タ13とデータストローブ信号5とを消滅させる(第5
図■、■)。 以上は一般的なマイクロプロセッサのリードサイクルで
ある。このようなリードサイクルはマイクロプロセッサ
がプログラムやデータをリードするたびに行われる。 第6図はプログラムがメモリ2上に配置されている様子
を示す。データの場合と異りプログラムは命令という切
り離せないデータブロックの集合で構成されている。 例えば同図において、I al * I a2.〜I
c3は命令a ”−’ cを構成するデータブロックで
あり、この各データブロックはそれぞれアドレス順に配
列されている。そして命令aはIal〜Ia4の4つの
データブロックによって構成されており、同様にして命
令すおよびCはそれぞれ2つのデータブロックIb1.
Ib2、および3つのデータブロックIcl〜Ic
3によって構成されている。 なお以下ではI al、 I a2. −・−・等の
各データブロックをrlつのアドレスが割付けられ1単
位として取扱われるビットの列1としてバイトと呼ぶが
、このバイトは8ビツトに限られるものではない。
ムをリードする際の構成図、第5図は第4図における各
信号のタイミングを示す図である。 以下にこの第4図と第5図とを用いてプログラムリード
の手順を述べる。 (a) マイクロプロセッサ1は次に実行すべき命令
の入っているプログラムメモリ2のアドレス10をアド
レスバスAB上に出力する(第5図■)。 同時にアドレス10が有効であることを示すアドレスス
トローブ信号11を確立させる(第5図■、時点t、1
)。 (5) アドレス10とアドレスストローブ信号11と
をデコーダ3を介しデコードして、プログラムメモリ2
が選択されたことを示すプログラムメモリセレクト信号
12が生成される(第5図■)。 (C) プログラムメモリ2はこのセレクト信号12
とアドレス10とにより指定されたデータ13をデータ
バスDB上に出力する。(第5図■)。 (d) プログラムメモリ2が出力したデータ13が
安定するのを待って、データ13が有効であることを示
すデータストローブ信号14をプログラムメモ172が
確立させる(第5図■、時点t2)。 (e) マイクロプロセッサ1はこのデータストロー
ブ信号14により、データバスDB上のデータ13を取
込む。同時にマイクロプロセッサ1はアドレス10とア
ドレスストローブ信号11を消滅させ、プログラムリー
ドサイクルが終了する(第5図■。 ■、時点t3) (f) プログラムメモリ2はアドレスストローブ信
号11の消滅によりリードサイクルの終了を知り、デー
タ13とデータストローブ信号5とを消滅させる(第5
図■、■)。 以上は一般的なマイクロプロセッサのリードサイクルで
ある。このようなリードサイクルはマイクロプロセッサ
がプログラムやデータをリードするたびに行われる。 第6図はプログラムがメモリ2上に配置されている様子
を示す。データの場合と異りプログラムは命令という切
り離せないデータブロックの集合で構成されている。 例えば同図において、I al * I a2.〜I
c3は命令a ”−’ cを構成するデータブロックで
あり、この各データブロックはそれぞれアドレス順に配
列されている。そして命令aはIal〜Ia4の4つの
データブロックによって構成されており、同様にして命
令すおよびCはそれぞれ2つのデータブロックIb1.
Ib2、および3つのデータブロックIcl〜Ic
3によって構成されている。 なお以下ではI al、 I a2. −・−・等の
各データブロックをrlつのアドレスが割付けられ1単
位として取扱われるビットの列1としてバイトと呼ぶが
、このバイトは8ビツトに限られるものではない。
前述のようにプログラムを構成する各命令はそれぞれ命
令の種類によって定まる所定数のデータブロック(バイ
ト)によって構成されているので、マイクロプロセッサ
が次にアクセスするアドレスを予め予想可能な場合があ
る。このような場合、予想不可能な場合と同様のリード
サイクルを使用することは、マイクロプロセッサを高速
で走らせるためには有効とはいえない。 そこでこの発明は上述の問題を解決し、プログラムリー
ドを高速に行うためのプログラムアクセス装置を提供す
ることを課題とする。
令の種類によって定まる所定数のデータブロック(バイ
ト)によって構成されているので、マイクロプロセッサ
が次にアクセスするアドレスを予め予想可能な場合があ
る。このような場合、予想不可能な場合と同様のリード
サイクルを使用することは、マイクロプロセッサを高速
で走らせるためには有効とはいえない。 そこでこの発明は上述の問題を解決し、プログラムリー
ドを高速に行うためのプログラムアクセス装置を提供す
ることを課題とする。
前記の課題を解決するために本発明の装置は、tプログ
ラムを構成する各命令がそれぞれ1または複数バイトか
らなり、 前記プログラムをこの各バイト別に順次アドレスを割付
けて記憶するプログラムメモリ(2など)と、 このプログラムメモリをリードしながら動作するマイク
ロプロセッサ(1など)と、を備えたシステムにおいて
、 前記マイクロプロセッサの出力するアドレスストロープ
信号(11など)の立上りごとに前記プログラムメモリ
の出力データ(16など)をラッチして前記マイクロプ
ロセッサへデータ (13など)として与えるデータラ
ッチ回路(5など)と、前記の各命令内の第1バイトの
アクセスと同時にアクセスされるメモリであって、各当
該の命令のバイトサイズ(17など)を記憶する命令バ
イトサイズメモリ(9など)と、 前記第1バイトのアクセスで前記命令バイトサイズメモ
リから読出された前記命令バイトサイズを初期設定され
、以後の当該命令内の各バイトの順次のアクセスのつど
カウントダウンされる命令バイトサイズカウンタ(6な
ど)と、 同一命令内の前記の順次アクセスにおいて、前記プログ
ラムメモリから当該の命令内の1バイト分が出力されて
前記データラッチ回路にラッチされたのち、前記マイク
ロプロセッサが少なくともこの1バイト分の読込みを完
了する以前にこの1バイト分に次ぐアドレスの1バイト
分をアクセスする動作を前記命令バイトサイズカウンタ
の残存計数値が1となるまで繰返す手段(アドレスカウ
ンタ7など)と、を備えたjものとする。
ラムを構成する各命令がそれぞれ1または複数バイトか
らなり、 前記プログラムをこの各バイト別に順次アドレスを割付
けて記憶するプログラムメモリ(2など)と、 このプログラムメモリをリードしながら動作するマイク
ロプロセッサ(1など)と、を備えたシステムにおいて
、 前記マイクロプロセッサの出力するアドレスストロープ
信号(11など)の立上りごとに前記プログラムメモリ
の出力データ(16など)をラッチして前記マイクロプ
ロセッサへデータ (13など)として与えるデータラ
ッチ回路(5など)と、前記の各命令内の第1バイトの
アクセスと同時にアクセスされるメモリであって、各当
該の命令のバイトサイズ(17など)を記憶する命令バ
イトサイズメモリ(9など)と、 前記第1バイトのアクセスで前記命令バイトサイズメモ
リから読出された前記命令バイトサイズを初期設定され
、以後の当該命令内の各バイトの順次のアクセスのつど
カウントダウンされる命令バイトサイズカウンタ(6な
ど)と、 同一命令内の前記の順次アクセスにおいて、前記プログ
ラムメモリから当該の命令内の1バイト分が出力されて
前記データラッチ回路にラッチされたのち、前記マイク
ロプロセッサが少なくともこの1バイト分の読込みを完
了する以前にこの1バイト分に次ぐアドレスの1バイト
分をアクセスする動作を前記命令バイトサイズカウンタ
の残存計数値が1となるまで繰返す手段(アドレスカウ
ンタ7など)と、を備えたjものとする。
この発明は1つの命令を構成するバイトの先頭アドレス
のバイトをリードされると、この命令の残りのバイトの
データはマイクロプロセッサにリードされる前にあらか
じめ準備しておき、リードされると最短時間でこのデー
タを取込める方式とする。このことによって1つの命令
バイト中の2番目以降のバイトのデータのリード時間を
短縮しようというものである。
のバイトをリードされると、この命令の残りのバイトの
データはマイクロプロセッサにリードされる前にあらか
じめ準備しておき、リードされると最短時間でこのデー
タを取込める方式とする。このことによって1つの命令
バイト中の2番目以降のバイトのデータのリード時間を
短縮しようというものである。
以下第1図ないし第3図に基づいて本発明の詳細な説明
する。 第1図はこの発明によるマイクロプロセッサがプログラ
ムをリードする際の構成図で第4図に対応するものであ
る。マイクロプロセッサ1が出力したアドレス10およ
びアドレスストローブ信号11はメモリアクセスコント
ローラ4を経由しプログラムメモリセレクト信号12と
してプログラムメモI72に入っている。プログラムメ
モリ2の出力データ16はデータラッチ回路5で一旦保
持されたうえ、このデータラッチ回路5からマイクロプ
ロセッサへデータ13としてデータストローブ信号14
と共に出力される構造になっている。 第2図はプログラムメモリ2.メモリアクセスコントロ
ーラ4.データラッチ回路5の詳細構成を示す図である
。同図において2は従来通りのプログラムメモリである
。9はメモリアクセスコントローラ4内の命令データ数
メモリで、プログラムメモリ2に対応したアドレスをも
つ別のメモリである。そしてプログラムメモリ2中の各
命令の第1バイトのアドレスに対応するこのメモリ9の
アドレス領域にはそれぞれ当該の1命令を構成するバイ
ト数(命令バイトサイズと呼ぶ)が格納されている。こ
のメモリ9の内容としての命令バイトサイズ17はプロ
グラムをコード化する時、同時に生成される。 6は命令バイトサイズカウンタで、1つの命令内の第1
バイト以降のデータを順次送出するためのカウンタであ
る。自分自身がカウント中でない時に、つまり各命令の
第1バイトがマイクロプロセッサlからリードされると
、命令バイトサイズ17を自身内のカウンタにロードす
る。その後、各バイトのリードが終了するたびに残りの
バイト数を減する。 7はアドレスカウンタで、プログラムメモリ2にプログ
ラムメモリアドレス15を供給するためのカウンタであ
る。命令バイトサイズカウンタ6がカウント中でない時
はマイクロプロセッサ1からのアドレス10を直接、メ
モリ2,9へ出力する。 同時にアドレス10を自身内のアドレスカウンタにロー
ドする。命令バイトサイズカウンタ6がカウント中の時
、アドレスカウンタ7を更新しながら独自でプログラム
メモリ2にアドレスエ5を出力する。アドレスカウンタ
7を更新するタイミングは命令バイトサイズカウンタ6
と同様である。 8はマイクロプロセッサ1からのアドレスバスABに接
続されたアドレスデコーダである。プログラムメモリ2
がアクセスされたことを確認するとプログラムメモリセ
レクト信号12を出力する。 命令バイトサイズカウンタ6がカウント中の時は、セレ
クト信号12が確立されたままになっている。 データラッチ回路5はプログラムメモリ2の出力したデ
ータを保持する機能をもつ。プログラムメモリ2の出力
データ16が安定したタイミングでこのデータ16を保
持し、マイクロプロセッサ1からのアドレスストローブ
信号11が確立されている間は、データを保持し続ける
。 マイクロプロセッサ1がプログラムメモリ2内の命令の
先頭バイトをリードすると、同時に命令バイトサイズメ
モリ9内の該先頭バイトと同アドレスの領域もリードさ
れ、その命令のバイトサイズ17がカウンタ6に、同じ
くその命令の先頭アドレスがアドレスカランタフにロー
ドされる。同時に従来方式と同様のタイミングで先頭バ
イトに対するリードサイクルが実行される。 第3図は主として1命令内の2バイト目以降のデータを
リードするタイミングを示す。プログラムメモリ2が先
頭バイトとしてのプログラムメモリデータ16(同図■
)を出力し、それが安定するとラッチ回路5で保持され
、データ13として出力される (同図[相])。次に
この先頭バイトに対するデータストローブ信号14(同
図■)を確立させた後、すぐに(つまりマイクロプロセ
ッサ1が前記のようにラッチされたデータ13の取込み
を終る以前に)、命令バイトサイズカウンタ6およびア
ドレスカウンタ7を介しプログラムメモリ2に入るアド
レス15(同図■)を更新する。更新したアドレスに対
するデータが安定すると、先頭バイトに対するリードサ
イクルが終了したのを確認し、ラッチ回路5は新たなデ
ータ16を保持する。 マイクロプロセッサlは再びアドレスストローブ信号1
1を立上げ(同図■)、2バイト目のデータに対するリ
ードサイクルを開始する。この時すでにデータは揃って
おり最小時間でデータを取込みリードサイクルを終了す
ることができる。以上のリードサイクルはカウンタ6が
1つの命令のバイトサイズ17のカウントを終了するま
で続けられる。 このように複数バイト命令の2バイト目以降のリード時
間を大幅に短縮することができる。マイクロプロセッサ
がメモリからプログラムをリードする場合、分岐やサブ
ルーチンコールのため次にどの命令がアクセスされるか
を予想することは難しい。しかし複数バイトからなる命
令を途中まで読んで中止することは考えられないので、
本方式は有効である。
する。 第1図はこの発明によるマイクロプロセッサがプログラ
ムをリードする際の構成図で第4図に対応するものであ
る。マイクロプロセッサ1が出力したアドレス10およ
びアドレスストローブ信号11はメモリアクセスコント
ローラ4を経由しプログラムメモリセレクト信号12と
してプログラムメモI72に入っている。プログラムメ
モリ2の出力データ16はデータラッチ回路5で一旦保
持されたうえ、このデータラッチ回路5からマイクロプ
ロセッサへデータ13としてデータストローブ信号14
と共に出力される構造になっている。 第2図はプログラムメモリ2.メモリアクセスコントロ
ーラ4.データラッチ回路5の詳細構成を示す図である
。同図において2は従来通りのプログラムメモリである
。9はメモリアクセスコントローラ4内の命令データ数
メモリで、プログラムメモリ2に対応したアドレスをも
つ別のメモリである。そしてプログラムメモリ2中の各
命令の第1バイトのアドレスに対応するこのメモリ9の
アドレス領域にはそれぞれ当該の1命令を構成するバイ
ト数(命令バイトサイズと呼ぶ)が格納されている。こ
のメモリ9の内容としての命令バイトサイズ17はプロ
グラムをコード化する時、同時に生成される。 6は命令バイトサイズカウンタで、1つの命令内の第1
バイト以降のデータを順次送出するためのカウンタであ
る。自分自身がカウント中でない時に、つまり各命令の
第1バイトがマイクロプロセッサlからリードされると
、命令バイトサイズ17を自身内のカウンタにロードす
る。その後、各バイトのリードが終了するたびに残りの
バイト数を減する。 7はアドレスカウンタで、プログラムメモリ2にプログ
ラムメモリアドレス15を供給するためのカウンタであ
る。命令バイトサイズカウンタ6がカウント中でない時
はマイクロプロセッサ1からのアドレス10を直接、メ
モリ2,9へ出力する。 同時にアドレス10を自身内のアドレスカウンタにロー
ドする。命令バイトサイズカウンタ6がカウント中の時
、アドレスカウンタ7を更新しながら独自でプログラム
メモリ2にアドレスエ5を出力する。アドレスカウンタ
7を更新するタイミングは命令バイトサイズカウンタ6
と同様である。 8はマイクロプロセッサ1からのアドレスバスABに接
続されたアドレスデコーダである。プログラムメモリ2
がアクセスされたことを確認するとプログラムメモリセ
レクト信号12を出力する。 命令バイトサイズカウンタ6がカウント中の時は、セレ
クト信号12が確立されたままになっている。 データラッチ回路5はプログラムメモリ2の出力したデ
ータを保持する機能をもつ。プログラムメモリ2の出力
データ16が安定したタイミングでこのデータ16を保
持し、マイクロプロセッサ1からのアドレスストローブ
信号11が確立されている間は、データを保持し続ける
。 マイクロプロセッサ1がプログラムメモリ2内の命令の
先頭バイトをリードすると、同時に命令バイトサイズメ
モリ9内の該先頭バイトと同アドレスの領域もリードさ
れ、その命令のバイトサイズ17がカウンタ6に、同じ
くその命令の先頭アドレスがアドレスカランタフにロー
ドされる。同時に従来方式と同様のタイミングで先頭バ
イトに対するリードサイクルが実行される。 第3図は主として1命令内の2バイト目以降のデータを
リードするタイミングを示す。プログラムメモリ2が先
頭バイトとしてのプログラムメモリデータ16(同図■
)を出力し、それが安定するとラッチ回路5で保持され
、データ13として出力される (同図[相])。次に
この先頭バイトに対するデータストローブ信号14(同
図■)を確立させた後、すぐに(つまりマイクロプロセ
ッサ1が前記のようにラッチされたデータ13の取込み
を終る以前に)、命令バイトサイズカウンタ6およびア
ドレスカウンタ7を介しプログラムメモリ2に入るアド
レス15(同図■)を更新する。更新したアドレスに対
するデータが安定すると、先頭バイトに対するリードサ
イクルが終了したのを確認し、ラッチ回路5は新たなデ
ータ16を保持する。 マイクロプロセッサlは再びアドレスストローブ信号1
1を立上げ(同図■)、2バイト目のデータに対するリ
ードサイクルを開始する。この時すでにデータは揃って
おり最小時間でデータを取込みリードサイクルを終了す
ることができる。以上のリードサイクルはカウンタ6が
1つの命令のバイトサイズ17のカウントを終了するま
で続けられる。 このように複数バイト命令の2バイト目以降のリード時
間を大幅に短縮することができる。マイクロプロセッサ
がメモリからプログラムをリードする場合、分岐やサブ
ルーチンコールのため次にどの命令がアクセスされるか
を予想することは難しい。しかし複数バイトからなる命
令を途中まで読んで中止することは考えられないので、
本方式は有効である。
本発明によればプログラムメモリ中の各命令の第1バイ
トと同アドレスでアクセスされるメモリ領域にそれぞれ
その命令を構成するバイトサイズを記憶させ、この第1
バイトの読出しと同時にこのバイトサイズを読出し、こ
のバイトサイズ分、前記アドレスをインクリメントする
カウンタを介してプログラムメモリをアクセスさせるこ
とで、マイクロプロセッサのデータ取込みと並行してプ
ログラムメモリのアドレス更新を行わせるようにしたの
で、複数バイトからなる命令の2バイト目以降のリード
時間を短縮することができ、マイクロフロセッサを高速
で動作させ、システムの処理能力を向上させることがで
きる。
トと同アドレスでアクセスされるメモリ領域にそれぞれ
その命令を構成するバイトサイズを記憶させ、この第1
バイトの読出しと同時にこのバイトサイズを読出し、こ
のバイトサイズ分、前記アドレスをインクリメントする
カウンタを介してプログラムメモリをアクセスさせるこ
とで、マイクロプロセッサのデータ取込みと並行してプ
ログラムメモリのアドレス更新を行わせるようにしたの
で、複数バイトからなる命令の2バイト目以降のリード
時間を短縮することができ、マイクロフロセッサを高速
で動作させ、システムの処理能力を向上させることがで
きる。
第1図はこの発明の一実施例としてのマイクロプロセッ
サのプログラムリードの構成図、第2図は同じくメモリ
アクセスコントローラを主体とする詳細構成図、第3図
は同じくプログラムリードサイクルのタイミングを示す
タイムチャート、第4図は第1図に対応する従来の構成
図、第5図は第4図のプログラムリードサイクルのタイ
ミングを示すタイムチャート、第6図はプログラムメモ
リ上における命令データ列の配置例を示す図である。 1:マイクロプロセッサ、2ニブログラムメモリ、4:
メモリアクセスコントローラ、5:デークラッチ回路、
6:命令バイトサイズカウンタ、7:アドレスカウンタ
、8ニアドレスデコーダ、9:命令バイトサイズメモリ
。 第 図 第 図 第 図
サのプログラムリードの構成図、第2図は同じくメモリ
アクセスコントローラを主体とする詳細構成図、第3図
は同じくプログラムリードサイクルのタイミングを示す
タイムチャート、第4図は第1図に対応する従来の構成
図、第5図は第4図のプログラムリードサイクルのタイ
ミングを示すタイムチャート、第6図はプログラムメモ
リ上における命令データ列の配置例を示す図である。 1:マイクロプロセッサ、2ニブログラムメモリ、4:
メモリアクセスコントローラ、5:デークラッチ回路、
6:命令バイトサイズカウンタ、7:アドレスカウンタ
、8ニアドレスデコーダ、9:命令バイトサイズメモリ
。 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 1)プログラムを構成する各命令がそれぞれ1または複
数パイトからなり、 前記プログラムをこの各バイト別に順次アドレスを割付
けて記憶するプログラムメモリと、このプログラムメモ
リをリードしながら動作するマイクロプロセッサと、を
備えたシステムにおいて、 前記マイクロプロセッサの出力するアドレスストローブ
信号の立上りごとに前記プログラムメモリの出力データ
をラッチして前記マイクロプロセッサへデータとして与
えるデータラッチ回路と、前記の各命令内の第1バイト
のアクセスと同時にアクセスされるメモリであって、各
当該の命令のバイトサイズを記憶する命令バイトサイズ
メモリと、 前記第1バイトのアクセスで前記命令バイトサイズメモ
リから読出された前記命令バイトサイズを初期設定され
、以後の当該命令内の各バイトの順次のアクセスのつど
カウントダウンされる命令バイトサイズカウンタと、 同一命令内の前記の順次アクセスにおいて、前記プログ
ラムメモリから当該の命令内の1バイト分が出力されて
前記データラッチ回路にラッチされたのち、前記マイク
ロプロセッサが少なくともこの1バイト分の読込みを完
了する以前にこの1バイト分に次ぐアドレスの1バイト
分をアクセスする動作を前記命令バイトサイズカウンタ
の残存計数値が1となるまで繰返す手段と、 を備えたことを特徴とするプログラムメモリのアクセス
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25660188A JPH02103631A (ja) | 1988-10-12 | 1988-10-12 | プログラムメモリのアクセス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25660188A JPH02103631A (ja) | 1988-10-12 | 1988-10-12 | プログラムメモリのアクセス装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02103631A true JPH02103631A (ja) | 1990-04-16 |
Family
ID=17294899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25660188A Pending JPH02103631A (ja) | 1988-10-12 | 1988-10-12 | プログラムメモリのアクセス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02103631A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0784782A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 情報処理装置 |
-
1988
- 1988-10-12 JP JP25660188A patent/JPH02103631A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0784782A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 情報処理装置 |
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