JPH02100370A - 竪型ｍｏｓｆｅｔ装置の製造方法 - Google Patents
竪型ｍｏｓｆｅｔ装置の製造方法Info
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- JPH02100370A JPH02100370A JP25310688A JP25310688A JPH02100370A JP H02100370 A JPH02100370 A JP H02100370A JP 25310688 A JP25310688 A JP 25310688A JP 25310688 A JP25310688 A JP 25310688A JP H02100370 A JPH02100370 A JP H02100370A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、■溝又はＵ溝等の凹所にゲート部を有するパ
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の竪型
ＭＯＳＦＥＴ装置の製造方法に関する。
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の竪型
ＭＯＳＦＥＴ装置の製造方法に関する。
従来、Ｎチャネルの竪型のパワーＭＯ３ＦＥＴは、第２
図に示す如く、Ｎ＋部分及びその上にＮ部分を有するド
レイン領域１．Ｐの基体領域２゜Ｎのソース領域３が順
次形成され、その一方の表面側に形成された凹所にはゲ
ート酸化膜４を介してポリシリコンゲート５が形成され
、開所の斜面に沿いドレイン領域ｌとソース領域２の間
にチャネル領域６を有するものである。なお、７は絶縁
膜、８はドレイン電極、９はソース電極である。
図に示す如く、Ｎ＋部分及びその上にＮ部分を有するド
レイン領域１．Ｐの基体領域２゜Ｎのソース領域３が順
次形成され、その一方の表面側に形成された凹所にはゲ
ート酸化膜４を介してポリシリコンゲート５が形成され
、開所の斜面に沿いドレイン領域ｌとソース領域２の間
にチャネル領域６を有するものである。なお、７は絶縁
膜、８はドレイン電極、９はソース電極である。
かかる構造によれば、チャネル領域６が斜め方向に形成
されているため、平面構造の竪型パワーＭＯ３ＦＥＴと
比較すると、素子の占有面積を節約できるので、極小素
子の作成が可能である。
されているため、平面構造の竪型パワーＭＯ３ＦＥＴと
比較すると、素子の占有面積を節約できるので、極小素
子の作成が可能である。
上記のＭＯＳＦＥＴにおいて凹所にゲート部及びチャネ
ル領域を製造する方法は、′Ｔ５３図（ａ）に示す如く
、ドレイン領域ｌが作成された半導体層を＊（１１ｉシ
、まず、その表面部に不純物イオンＴｏの導入を行い、
不純物１１を注入する。次に第３図（ｂ）に示す如く、
不純物１１を拡散させてＰの基体領域２を形成する。次
に、第３図（Ｃ）に示す如く、エツチングにより凹所１
２を作成する。次に、第３図（６）に示す如く、表面酸
化によりゲート酸化膜４を形成した後、その上にＣＶＤ
法によりポリシリコン１３を堆積させる。次に、第３図
（ｅ）に示す如（、エツチングにより不要部分を除去し
て凹所上にゲート領域５を形成する。この後、ソース領
域６．絶縁膜７．ドレイン電極８．ソース電極９を通常
の方法で作成する。
ル領域を製造する方法は、′Ｔ５３図（ａ）に示す如く
、ドレイン領域ｌが作成された半導体層を＊（１１ｉシ
、まず、その表面部に不純物イオンＴｏの導入を行い、
不純物１１を注入する。次に第３図（ｂ）に示す如く、
不純物１１を拡散させてＰの基体領域２を形成する。次
に、第３図（Ｃ）に示す如く、エツチングにより凹所１
２を作成する。次に、第３図（６）に示す如く、表面酸
化によりゲート酸化膜４を形成した後、その上にＣＶＤ
法によりポリシリコン１３を堆積させる。次に、第３図
（ｅ）に示す如（、エツチングにより不要部分を除去し
て凹所上にゲート領域５を形成する。この後、ソース領
域６．絶縁膜７．ドレイン電極８．ソース電極９を通常
の方法で作成する。
隔離されたドレイン領域ｌからソース領域３に亘るチャ
ネル領域６を確保するためには、第３図（Ｃ）に示す如
く、凹所１２の深さは基体領域２の深さ以上に設定しな
ければならない。この深さ管理が悪いと、第４図に示す
如く、凹所が浅くなり、斜面のゲート酸化膜４に接する
チャネル領域６１がドレイン領域ｌには接触せず、一部
基体領域２のＰ型が邪魔して電子が流れない。また、凹
所の深さが基体領域２の深さより若干深い程度では、ゲ
ート酸化膜４直下におけるドレイン領域ｌの部分はＰＮ
接合面近傍に位置するので、その部分の抵抗は比較的高
く、素子のオン抵抗が大となる。上記のように深さ管理
が悪いと、オン電圧のバラツキ不良等を起こすので、予
め余裕をもたせて基体領域２の深さ以上に凹所の深さを
設定する必要がある（通常、基体領域２の深さは２〜１
０μｍ、凹所深さは３〜１１μｍ）。
ネル領域６を確保するためには、第３図（Ｃ）に示す如
く、凹所１２の深さは基体領域２の深さ以上に設定しな
ければならない。この深さ管理が悪いと、第４図に示す
如く、凹所が浅くなり、斜面のゲート酸化膜４に接する
チャネル領域６１がドレイン領域ｌには接触せず、一部
基体領域２のＰ型が邪魔して電子が流れない。また、凹
所の深さが基体領域２の深さより若干深い程度では、ゲ
ート酸化膜４直下におけるドレイン領域ｌの部分はＰＮ
接合面近傍に位置するので、その部分の抵抗は比較的高
く、素子のオン抵抗が大となる。上記のように深さ管理
が悪いと、オン電圧のバラツキ不良等を起こすので、予
め余裕をもたせて基体領域２の深さ以上に凹所の深さを
設定する必要がある（通常、基体領域２の深さは２〜１
０μｍ、凹所深さは３〜１１μｍ）。
しかしながら、通常、凹所の形成はドライエッチン、グ
により行われるが、凹所深さが増すにつれ、ゲート部以
外の表面の平坦性が損なわれ、その後のフォトプロセス
の障害となる。例えば、大きな段差のため、レジストの
均一塗布に支障をきたしたり、バターニングにおいて段
差の上下でボケが発生する。
により行われるが、凹所深さが増すにつれ、ゲート部以
外の表面の平坦性が損なわれ、その後のフォトプロセス
の障害となる。例えば、大きな段差のため、レジストの
均一塗布に支障をきたしたり、バターニングにおいて段
差の上下でボケが発生する。
本発明の目的は、上記問題点を解決するものであり、そ
の目的は、凹所深さと基体領域の深さの設定管理を軽減
すると共に、ゲート部以外の表面の平坦性を損なわずに
済む竪型Ｍ ＯＳ Ｆ Ｅ ’Ｆ装置の製造方法を提供
することにある。
の目的は、凹所深さと基体領域の深さの設定管理を軽減
すると共に、ゲート部以外の表面の平坦性を損なわずに
済む竪型Ｍ ＯＳ Ｆ Ｅ ’Ｆ装置の製造方法を提供
することにある。
上記目的を達成するため、本発明の構成は、交互に逆の
導電型を持つドレイン領域、基体領域及びソース領域を
直列に隣接した半導体層を含み、この半導体層の一方の
表面に形成された凹所の斜面にゲート部を具備し、隔離
された上記ドレイン領域と上記ソース領域の間の基体領
域内で上記斜面に沿うチャネル領域を有する竪型ＭＯ５
ＦＥＴ装置の製造方法であって、予め準備したドレイン
領域の表面に凹所を穿ち、この凹所をマスクして不純物
を導入し、しかる後その不純物を拡散させるものであり
、上記凹所のマスキング工程としては、その凹所上にポ
リシリコンゲート部を形成する場合が包含される。
導電型を持つドレイン領域、基体領域及びソース領域を
直列に隣接した半導体層を含み、この半導体層の一方の
表面に形成された凹所の斜面にゲート部を具備し、隔離
された上記ドレイン領域と上記ソース領域の間の基体領
域内で上記斜面に沿うチャネル領域を有する竪型ＭＯ５
ＦＥＴ装置の製造方法であって、予め準備したドレイン
領域の表面に凹所を穿ち、この凹所をマスクして不純物
を導入し、しかる後その不純物を拡散させるものであり
、上記凹所のマスキング工程としては、その凹所上にポ
リシリコンゲート部を形成する場合が包含される。
かかる構成によれば、上記不純物注入工程によってドレ
イン領域の表面部に不純物が注入されるが、マスク下即
ち凹所の凹面には不純物が注入されず、これを挟んだ左
右の表面部にのみ注入される。次の拡散工程においては
、その不純物がその左右の表面部から深さ方向及び横方
向に拡散されるが、凹所斜面にまでは拡散するものの、
両拡散領域（基体領域）の凹面の真下での合体は起こり
に＜＜、凹所のほぼ真下には非拡散領域としてドレイン
領域がそのままゲート部に接触しており、その底面下の
ドレイン領域と後に形成されるソース領域に亘り凹所斜
面に沿うチャネル領域が確実に形成されることとなる。
イン領域の表面部に不純物が注入されるが、マスク下即
ち凹所の凹面には不純物が注入されず、これを挟んだ左
右の表面部にのみ注入される。次の拡散工程においては
、その不純物がその左右の表面部から深さ方向及び横方
向に拡散されるが、凹所斜面にまでは拡散するものの、
両拡散領域（基体領域）の凹面の真下での合体は起こり
に＜＜、凹所のほぼ真下には非拡散領域としてドレイン
領域がそのままゲート部に接触しており、その底面下の
ドレイン領域と後に形成されるソース領域に亘り凹所斜
面に沿うチャネル領域が確実に形成されることとなる。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図（ａ）乃至（ｅ）は、本発明に係る竪型ＭＯ５Ｆ
ＥＴ装置の製造方法を適用した竪型パワーＭＯ３ＦＥＴ
の製造方法における主要プロセスを示す縦断面図である
。まず、第１図（ａ）に示す如く、ドレイン領域が形成
された基板ｌを準備し、この上に所定深さの凹所２０を
エツチングにより穿設する。
ＥＴ装置の製造方法を適用した竪型パワーＭＯ３ＦＥＴ
の製造方法における主要プロセスを示す縦断面図である
。まず、第１図（ａ）に示す如く、ドレイン領域が形成
された基板ｌを準備し、この上に所定深さの凹所２０を
エツチングにより穿設する。
本実施例では、この凹所は底面２０ａと斜面２（ｌｂを
有する断面台形状であるが、ＵｔＲ，Ｖ溝などでもかま
わない。次に、第１図ら）に示す如く、表面を酸化させ
てゲート酸化膜４を形成した後、この上にＣＶＤ法でポ
リシリコン１３を堆積させる。次に、第１ｒ！！Ｊ（Ｃ
）に示す如く、全面に形成されたポリシリコン１３を凹
所２０上だけ残して他を除去し、ゲート領域５を形成す
る。次に、第１図（ｄ）に示す如く、ゲート領域５のポ
リシリコン自体をマスクとして、不純物イオン１０を導
入し、ドレイン領域ｌの表面部に不純物１１を注入する
。ここで、ゲート領域５自体がマスクであるため、凹所
内には不純物１１が注入されない。また、ゲート領域５
自体をマスクとして用いであるので、セルファライン手
法によって後に基体領域７が精度良く形成される。次に
、第１図（ｅ）に示す如く、不純物１１を拡散させる。
有する断面台形状であるが、ＵｔＲ，Ｖ溝などでもかま
わない。次に、第１図ら）に示す如く、表面を酸化させ
てゲート酸化膜４を形成した後、この上にＣＶＤ法でポ
リシリコン１３を堆積させる。次に、第１ｒ！！Ｊ（Ｃ
）に示す如く、全面に形成されたポリシリコン１３を凹
所２０上だけ残して他を除去し、ゲート領域５を形成す
る。次に、第１図（ｄ）に示す如く、ゲート領域５のポ
リシリコン自体をマスクとして、不純物イオン１０を導
入し、ドレイン領域ｌの表面部に不純物１１を注入する
。ここで、ゲート領域５自体がマスクであるため、凹所
内には不純物１１が注入されない。また、ゲート領域５
自体をマスクとして用いであるので、セルファライン手
法によって後に基体領域７が精度良く形成される。次に
、第１図（ｅ）に示す如く、不純物１１を拡散させる。
この拡散工程によって、凹所の左右に注入された不純物
１１は基体領域２として深さ方向及び横方向に拡散膨出
し、そのＰＮ接合面がより深部へ移行する。例えば、凹
所深さが浅いとき又は拡散深さが深いときには、第１図
（ｅ）に実線で示す基体領域２が形成され、凹所深さが
深いとき又は拡散深さが浅いときには、第１図（ｅ）に
二点鎖線で示す基体領域２が形成される。いずれの場合
にも、凹所真下で両基体領域が殆ど合体せず、非拡散領
域２５として残り、ドレイン領域３０がゲート酸化膜４
になおも接触した状態にある。そして、ドレイン領域３
０と後に形成されるソース領域く図示せず）とに亘り斜
面のゲート酸化膜部分に接するチャネル領域３５が確実
に形成される。
１１は基体領域２として深さ方向及び横方向に拡散膨出
し、そのＰＮ接合面がより深部へ移行する。例えば、凹
所深さが浅いとき又は拡散深さが深いときには、第１図
（ｅ）に実線で示す基体領域２が形成され、凹所深さが
深いとき又は拡散深さが浅いときには、第１図（ｅ）に
二点鎖線で示す基体領域２が形成される。いずれの場合
にも、凹所真下で両基体領域が殆ど合体せず、非拡散領
域２５として残り、ドレイン領域３０がゲート酸化膜４
になおも接触した状態にある。そして、ドレイン領域３
０と後に形成されるソース領域く図示せず）とに亘り斜
面のゲート酸化膜部分に接するチャネル領域３５が確実
に形成される。
このように、凹所深さと拡散深さの関係は厳格でなく、
仮に凹所深さを浅（した場合であっても、正規のチャネ
ル領域３５を首尾よく形成することができる。これによ
りゲー）１ｆｆｌ以外の表面の平坦性が保持され、素子
特性のバラツキ、不良等を抑制できる。
仮に凹所深さを浅（した場合であっても、正規のチャネ
ル領域３５を首尾よく形成することができる。これによ
りゲー）１ｆｆｌ以外の表面の平坦性が保持され、素子
特性のバラツキ、不良等を抑制できる。
なお、上記実施例はＮチャネル型の場合を示したが、す
べての導電型を逆にすることによりＰチャネル型を得る
ことができる。また、伝導度変調型Ｍ ＯＳ Ｆ Ｅ
Ｔに適用できることは言う迄もない。
べての導電型を逆にすることによりＰチャネル型を得る
ことができる。また、伝導度変調型Ｍ ＯＳ Ｆ Ｅ
Ｔに適用できることは言う迄もない。
以上説明したように、本発明に係る竪型ＭＯ３ＦＥＴ装
置の製造方法は、基体領域を形成する拡散工程以前に予
め凹所を形成する点に特徴を有するものであるから、次
の効果を奏する。
置の製造方法は、基体領域を形成する拡散工程以前に予
め凹所を形成する点に特徴を有するものであるから、次
の効果を奏する。
■はぼ確実に、凹所下には非拡散領域が形成されるので
、凹所深さと拡散深さの設定管理が極めて簡単となり、
仮に凹所深さが浅すぎても、そのことによる特性劣化等
の問題が発生しない。
、凹所深さと拡散深さの設定管理が極めて簡単となり、
仮に凹所深さが浅すぎても、そのことによる特性劣化等
の問題が発生しない。
■凹所を浅く形成できるので、表面平坦性の保持により
以後の工程における製造上の障害原因を除去でき、特性
のバラツキ、不良等の発生を抑えることができる。
以後の工程における製造上の障害原因を除去でき、特性
のバラツキ、不良等の発生を抑えることができる。
これに加えて、ゲート部をポリシリコンゲート部とした
場合には、そのポリシリコンゲート部自体を不純物導入
時のマクスとして使用でき、セルファラインによる基体
領域の形成が可能で、位置合せ精度等の向上が図れる。
場合には、そのポリシリコンゲート部自体を不純物導入
時のマクスとして使用でき、セルファラインによる基体
領域の形成が可能で、位置合せ精度等の向上が図れる。
第１図（ａ）乃至（ｅ）は、本発明に係る竪型ＭＯ３Ｆ
ＥＴ装置の製造方法を適用した竪型パワーＭＯ３ＦＥＴ
の製造方法における主要プロセスを示す縦断面図である
。 第２図及び第４図は、従来の竪型ＭＯ３ＦＥＴ装置の一
例を示す縦断面図である。 第３図（ａ）乃至（ｅ）は、同従来例の製造方法を示す
縦断面図である。 １．３０ ドレイン領域、２ Ｐの基体領域、３Ｎのソ
ース領域、４ ゲート酸化膜、５ ポリシリコンゲート
、６．６’、３５ チャネル領域、７ 絶縁膜、８
ドレイン電極、９ ンース電極、１０ 不純物イオン
、１１ 不純物、１２．２０ 凹所、２０ａ 底
面、２０ｂ 斜面、１３ ポリシリコン、２５第 ］ 図 第 図 第 図 第 図
ＥＴ装置の製造方法を適用した竪型パワーＭＯ３ＦＥＴ
の製造方法における主要プロセスを示す縦断面図である
。 第２図及び第４図は、従来の竪型ＭＯ３ＦＥＴ装置の一
例を示す縦断面図である。 第３図（ａ）乃至（ｅ）は、同従来例の製造方法を示す
縦断面図である。 １．３０ ドレイン領域、２ Ｐの基体領域、３Ｎのソ
ース領域、４ ゲート酸化膜、５ ポリシリコンゲート
、６．６’、３５ チャネル領域、７ 絶縁膜、８
ドレイン電極、９ ンース電極、１０ 不純物イオン
、１１ 不純物、１２．２０ 凹所、２０ａ 底
面、２０ｂ 斜面、１３ ポリシリコン、２５第 ］ 図 第 図 第 図 第 図
Claims (1)
- １）交互に逆の導電型を持つドレイン領域、基体領域及
びソース領域を直列に隣接した半導体層を含み、この半
導体層の一方の表面に形成された凹所の斜面にゲート部
を具備し、隔離された該ドレイン領域と該ソース領域の
間の該基体領域内で該斜面に沿うチャネル領域を有する
竪型ＭＯＳＦＥＴ装置の製造方法であって、予め準備し
た該ドレイン領域の表面に該凹所を穿ち、この凹所をマ
スクして不純物を導入し、しかる後該不純物を拡散させ
ることを特徴とする竪型ＭＯＳＦＥＴ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25310688A JPH02100370A (ja) | 1988-10-07 | 1988-10-07 | 竪型ｍｏｓｆｅｔ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25310688A JPH02100370A (ja) | 1988-10-07 | 1988-10-07 | 竪型ｍｏｓｆｅｔ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100370A true JPH02100370A (ja) | 1990-04-12 |
Family
ID=17246580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25310688A Pending JPH02100370A (ja) | 1988-10-07 | 1988-10-07 | 竪型ｍｏｓｆｅｔ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100370A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470770A (en) * | 1994-03-31 | 1995-11-28 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5698880A (en) * | 1994-03-31 | 1997-12-16 | Nippondenso Co., Ltd. | Semiconductor device having a groove with a curved part formed on its side surface |
| KR100498406B1 (ko) * | 1997-08-20 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | 트랜치게이트형전력용모스(mos)소자및그제조방법 |
| KR100480673B1 (ko) * | 1997-08-25 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | 트렌치형파워모스펫제조방법 |
-
1988
- 1988-10-07 JP JP25310688A patent/JPH02100370A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470770A (en) * | 1994-03-31 | 1995-11-28 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5698880A (en) * | 1994-03-31 | 1997-12-16 | Nippondenso Co., Ltd. | Semiconductor device having a groove with a curved part formed on its side surface |
| KR100498406B1 (ko) * | 1997-08-20 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | 트랜치게이트형전력용모스(mos)소자및그제조방법 |
| KR100480673B1 (ko) * | 1997-08-25 | 2005-09-08 | 페어차일드코리아반도체 주식회사 | 트렌치형파워모스펫제조방법 |
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