JPH0193149A - 半導体装置 - Google Patents

半導体装置

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JPH0193149A
JPH0193149A JP62250351A JP25035187A JPH0193149A JP H0193149 A JPH0193149 A JP H0193149A JP 62250351 A JP62250351 A JP 62250351A JP 25035187 A JP25035187 A JP 25035187A JP H0193149 A JPH0193149 A JP H0193149A
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JP
Japan
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wiring
layer
film
bump electrode
bump
Prior art date
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JP62250351A
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English (en)
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Shigeru Harada
繁 原田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
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【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体装置に関し、特に、バンプ電極を存
する半導体装置に関する。
[従来の技術] 第6図、第7図は従来の半導体装置を示す縦断面図であ
る。
第6図において、半導体基板1は、その上部に活性領域
2を有し、その上面には下地絶縁膜3が設けられている
。下地絶縁膜3には、不純物拡散層2に対応する位置に
コンタクト孔4が形成されている。下地絶縁膜3の上に
は、保護絶縁膜5が形成されており、保護絶縁膜5は所
定位置に開口6を有している。開口6部分には、バンプ
電極7が設けられている。バンプ電極7の下部には、第
1および第2のバンプ下地金属層8.9が設けられてい
る。下地絶縁膜3と保護絶縁膜5との間には、アルミ配
線10が配置されている。アミ配線10は、その一部が
コンタクト孔4を通じて不純物拡散層2にオーミック接
触しており、その他部がバンプ電極7の第1のバンプ下
地金属8の下面にオーミック接触している。
なお、バンプ下地金属8は、たとえばCrより形成され
ている。
[発明が解決しようとする問題点] 前記従来の半導体装置をセラミック基板等に実装した場
合において、熱サイクルを印加し、機械的に引き剥がし
試験を行なったところ、アルミ配線10と第1のバンプ
下地金属8の界面で剥離が発生しやすいという問題が生
じた。
そこで、このアルミ配線5とCr膜である第1のバンプ
下地金属8の界面での剥離(以下、Au−Cr間剥離と
略す)の発生原因について調査した。その結果、Al−
Cr間の付着は、主として、アルミ膜の結晶粒界の部分
で、A9とCr間の相互拡散が起こりやすいことに起因
していることがわかった。
第7図に示すアルミ配線10の結晶粒界12は、結晶粒
13内に比べてポーラスであるるため、比較的低温領域
でもAll、とCr間の相互拡散部14が生じやすい。
そのため、結晶粒界12とバンプ下地金属8との界面(
相互拡散部14)は、結晶粒13とバンプ下地金属8の
界面15に比べて付着力が大きくなるのである。なお、
多結晶構造を有する材料において、結晶粒内と結晶粒界
の拡散係数が大きく異なることについては、古くから知
られている現象である(RoW、Cahn著“Phys
ical  Metallurgy”  (N。
rth−Holland))。
」二連のような理由から、従来の構成では、アルミ配線
10とバンプ下地金属8との界面において、強い付着力
が得られるのはわずかな部分となる。
このため、この界面で剥離が発生しやすくなるものと考
えられる。これは、これまでの通常のデバ°  イスで
は問題とはされなかったが、より苛酷な条件下で使用さ
れる高信頼性を要求されるデバイスでは問題となってく
る。
この発明は、上記のような問題点を解消するためになさ
れたもので、アルミ配線とバンプ電極との間での剥離の
発生を防止し、苛酷な条件下でも高い信頼性を有する半
導体装置を得ることを目的とする。
[問題点を解決するための手段] この発明に係る半導体装置は、活性領域ををする半導体
基板と、外部接続のためのバンプ電極と、活性領域とバ
ンプ電極とを電気的に接続するアルミあるいはアルミ合
金からなる配線とを含む半導体装置であって、前記配線
が積層構造であり、そのバンプ電極側の層の結晶粒径が
他の層よりも小さく設定されていることを特徴としてい
る。
なお、前記配線と接するバンプ電極の下地金属は、たと
えば、クロム、チタン、バナジウム、モリブデン、タン
グステン、ニクロムあるいはこれらの元素を含む化合物
のいずれかである。また、前記配線のバンプ電極側の層
として、たとえば、窒素、酸素、水素、水の1群から選
ばれた少なくとも1つの反応性ガスを混入した膜が用い
られる。
あるいは、前記配線のバンプ電極側の層として、銅、チ
タン、ボロン、マグネシウム、ジルコニウムの1群から
選ばれた少なくとも1つの元素を含むアルミ合金膜が用
いられる。
[作用] 本発明に係る配線は積層構造となっており、そのバンプ
電極側の層の結晶粒径が他の層よりも小さく設定されて
いる。このため、配線の結晶粒界とバンプ電極との界面
の面積が増す。この部分では1.比較的低温でも金属の
相互拡散が起こりやす<、シたがって、全体として配線
とバンプ電極との付着力が向上する。その結果、配線と
バンプ電極との間の剥離が防止され、苛酷な条件下でも
高い信頼性を有する半導体装置を得ることができるよう
になる。
[実施例] この発明の一実施例を示す第1図において、半導体基板
21は、その上部に活性領域22を有し、その上に下地
絶縁膜23が設けられている。下地絶縁膜23は、活性
領域22に対応する位置にコンタクト孔24を有してい
る。下地絶縁膜23の上には、保護絶縁膜25が設けら
れており、保護絶縁膜25の所定位置には開口26が形
成されている。開口26には、バンプ電極27の下部が
配置されており、バンプ電極27は開口26から第1図
の上方に突出している。バンプ電極27の下部には、半
導体基板21側から順に第1のバンプ下地金属28と第
2のバンプ下地金属29が積層状態で設けられている。
第1のバンプ下地金属28はたとえばCr膜よりなり、
第2のバンプ下地金属29はたとえばCu膜よりなって
いる。
活性領域22とバンプ電極27との間は、配線30によ
って電気的に接続されている。配線30は、半導体基板
21側に配置された第1の層31と、バンプ電極27側
に配置された第2の層32との2層からなる積層構造と
なっている。また、配線30は、アルミあるいはアルミ
合金によって形成されている。さらに、第2の層32の
結晶粒径は、第1の層31よりも小さく設定されている
配線30は、下地絶縁膜23と保護絶縁膜25との間に
配置されており、その一部がコンタクト孔24を通じて
活性領域22にオーミック接触し、他部がバンプ電極2
7の第1のバンプ下地金属28にオーミック接触してい
る。なお、配線30のうち、第1の層31が活性領域2
2に接触し、第2の層32が第1のバンプ下地金属28
に接触している。
第1図に示す半導体装置では、第1のバンプ下地金属2
8に接触する配線30の第2の層32が結晶粒径の小さ
なアルミあるいはアルミ合金によって形成されているの
で、配線30の結晶粒界とバンプ下地金属28との界面
の面積が増す。この部分では、比較的低温でも金属の相
互拡散が起こりやすく、したがって、全体として配線3
0とバンプ下地金属28との間の付着力が向上する。こ
の結果、苛酷な条件下で使用してもバンプ電極27と配
線30との間の剥離が生じず、信頼性の高い半導体装置
が得られる。
なお、第2図に、配線30としてAu膜を用いた場合の
配線30の平均結晶粒径と、配線30とバンプ下地金属
28との間(Aα−Cr間)の剥離発生率との関係を示
す。第2図から、配線30の材質が同じであっても結晶
粒径を小さくすれば、配線30とバンプ下地金属28と
の間の剥離が発生しにくくなり、平均結晶粒径を2μm
以下にすれば剥離発生率を零にすることができることが
わかる。
次に、第3A図ないし第3F図および第4図を参照して
、本実施例に係る半導体装置の製造方法を説明する。
(A)  まず、第3A図に示すように、イオン注入法
などを用いて、半導体基板21上部の所定位置に活性領
域(不純物拡散層)22を形成する。
次に、界面保護の目的で、リン、ガラスなどからなる下
地絶縁膜23を堆積する。
(B)  写真製版およびエツチング法を用いて、第3
B図に示すように、下地絶縁膜23の活性領域22に対
応する位置にコンタクト孔24を開口する。次に、真空
蒸着法やスパッタ法を用いて、配線30を形成する。配
線材料としては、通常、Aα膜やAαにStを1〜2w
t%添加したAM−St合金膜が用いられる。その後、
活性領域22と配線30とのオーミック接触を得るため
に、400〜500℃の熱処理を行なう。
しかしながら、Aα膜やAu−5層合金膜を使用して通
常のh゛法を採用すると、400〜500℃の熱処理に
おいて配線30の結晶粒が容易に成長し、その平均粒径
が大きくなってしまう。
そこで、配線30の結晶粒成長を抑制するため、真空蒸
着法やスパッタ法等で配線30を形成するときに、N2
,0□+ N2 + I(20などの微量の反応性ガス
を混入する方法を採用する。但し、この方法によって形
成された膜は、一般にエレクトロ・マイグレーション耐
性が劣るので、電流密度の高い微細アルミ配線の場合に
は、単層膜として用いることができない。そこで、この
問題を解決するため、配線30の第1の層31を通常用
いらレテイルエレクトロ・マイグレーション耐性の良好
な結晶粒径の大きな膜とする。また、第1のバンプ下地
金属28に接する第2の層32を、前述のように微量の
反応性ガスを混入させて結晶粒径の小さな膜とし、これ
により積層構造の配線30を形成する。
このような結晶粒径の異なる積層構造の配線30を形成
する方法を以下に述べる。たとえば、スパッタ法を用い
る場合には、第4図に示すような薄膜形成装置を用いる
。第4図において、真空容器51内には、陰極(ターゲ
ット)52と陽極(基板ホルダ)53とが間隔を隔てて
対向するように配置されている。陰極52お゛よび陽極
53は真空容器51外に配置された高電圧電源54に接
続されている。真空容器51には、A「ガス導入バルブ
56を介してたとえばArガスが導入されるようになっ
ており、反応性ガス導入バルブ57を介してたとえばN
2ガスが導入されるようになっている。また、真空容器
51は、高真空バルブ58を介して高真空ポンプユニッ
ト59に接続され、高真空ポンプユニット59によって
真空容器51内が真空状態にされ得るようになっている
なお、60は陽極上に置かれた製造途中の半導体基板、
61は模式的に示した気体放電である。
第4図の装置を用いた膜形成方法としては、まず、真空
容器51内にArガスのみを導入し、陰極52と陽極5
3との間に高電圧を印加し、気体放電61を発生させる
。これにより、通常のスパッタ法に従って、半導体基板
60上に配線30の第1の層31(第3B図)を堆積す
る。次に、Arガスとともに微量の反応性ガスも導入し
、反応性ガスの混入したアルミ膜を連続して堆積させる
これによって、配線30の第2の層32を(第3B図)
を形成する。気体放電61を発生させるために導入する
Arガスの圧力は、通常1〜50×10−”Torr程
度であるが、導入する反応性ガスの分圧はN2,02.
N2.N20いずれの場合であっても、2〜50X10
− ’ To r r程度とする。なお、このときの配
線30の第2の層32中への反応性ガスの混入量は10
0〜5000ppmのレベルである。
このような積層構造の配線30を400〜500℃で熱
処理した場合、反応性ガスを含まない第1の層31では
容易に結晶粒が成長して平均結晶粒径が2μm以上とな
る。これに対し、微量の反応柱ガスを含む第2の層32
では、結晶粒の成長が抑制されるので、平均結晶粒径は
2μm以下となる。このため、この積層構造の配線30
」二にバンプ電極27を形成した場合でも、配線30と
第1のバンプ下地金属28との間の付着力は強く、両者
間の剥離の発生が防止できる。
(C)  次に、第3C図に示すように、配線30を保
護するため、シリコン酸化膜、シリコン窒化膜などから
なる保護絶縁膜25を、化学的気相成長法を用いて堆積
する。さらに、写真製版およびエツチング法を用いて、
バンプ電極27を形成する部分に開口26を形成する。
(D)  m3D図に示すように、第1のバンプ下地金
属28として、0.1〜0.3μm程度のCr膜を堆積
し、さらに第2のバンプ下地金属29として、0.5〜
3.0μm程度のCu膜を真空蒸着法やスパッタ法を用
いて堆積する。ここで、第1のバンプ下地金属28は配
線30との付着力を高めるための膜として、第2のバン
プ下地金属29はめっき用の電極として作用する。次に
、写真製版技術を用い、バンプ電極27を形成する部分
のみに開口を有するフォトレジスト33を設ける。
(E)  めっき法により、第3E図に示すように、フ
ォトレジスト33の開口部に、選択的にAu。
Cu、はんだなどからなるバンプ電極27を形成する。
バンプ電極27の高さは、通常、30〜100μm程度
である。
(F)  フォトレジスト33を除去した後、Crおよ
びCuからなる第1および第2のバンプ下地金属28.
29を、バンプ電極27の下部のみを残してエツチング
により除去する。これによって、第1図に示す半導体装
置が得られる。
[他の実施例コ (a)  上記実施例では、積層構造の配線30の材質
がAQあるいはAfl−Si合金膜である場合について
述べたが、AQ、を主成分とした他のアルミ合金膜を採
用することもできる。
(b)  配線30のアルミ膜の結晶粒成長を抑制する
方法として、AQ、あるいはA11j−8j合金膜中に
、銅(Cu)、チタン(Ti)、ボロン(B)、マグネ
シウム(Mg)、  ジルコニウム(Z r)等の元素
を添加したアルミ合金膜を用いる方法を採用してもよい
。但し、これらのアルミ合金膜は、活性領域22の接合
リークを引き起こす、オーミック接触抵抗が増加する、
配線抵抗が増加する、エレクトロマイグレーション耐性
が劣化するなど、それぞれの添加元素により短所を持っ
ている。
そこで、この問題を解決するために、配線30を積層構
造とし、第1の層31としてAfL、Au−3j合金な
ど通常用いられている結晶粒径の大きなアルミあるいは
アルミ合金膜を用い、第2の層32として銅(Cu)、
チタン(Ti)、ボロン(B)、マグネシウム(Mg)
、  ジルコニウム(Zr)などの元素を添加した結晶
粒径の小さなアルミ合金膜を用いる。こうすれば、半導
体基板21や活性領域22と直接に接するのは従来のア
ルミあるいはアルミ合金膜であるので、接合リークとか
オーミック接触不良のような弊害の発生を防止できる。
また、配線抵抗やエレクトロマイグレーション耐性も従
来と同等の性能を維持できる。
さらに、第1のバンプ下地金属28と接する第2の層3
2の結晶粒径は平均粒径で2μm以下と小さくなるので
、この界面での付着強度を増すことができ、剥離問題を
解消できる。
通常、結晶粒径の小さな第2の層32の膜厚は、0.1
μm以上あればよい。また、銅(Cu)。
チタン(Ti)、ボロン(B)、マグネシウム(Mg)
、  ジルコニウム(Z「)などの添加量は、第1のバ
ンプ下地金属28を堆積する時点での第2の層32の平
均結晶粒径が2μm以下となるのに十分な量であればよ
い。したがって、添加元素により多少差はあるが、通常
これらの元素の総量で0.1wt%以上添加する。但し
、1. 0wt%以上添加すると、エツチング(特にド
ライエツチング)が難しくなるので好ましくない。
この実施例における、結晶粒径の異なる積層構造の配線
30を形成する方法を以下に説明する。
たとえば、スパッタ法を用いる場合には第5図に示すよ
うな薄膜形成装置を用いる。第5図において、第4図に
相当する部分には同一符号が付されている。但し、第5
図の装置では、陽極(基板ホルダ)53が図示しない駆
動機構によって回転駆動されるターンテーブルとなって
いる。また、第5図の装置では、第4図の装置のように
N2などの反応性ガスを導入する経路は設けられていな
い。
さらに、第5図では1対の陰極(AfLターゲット)5
2a、および陰極(AQ−Cuターゲット)52bが設
けられ、それに対応して1対の高電圧電源54a、54
bが設けられている。
この実施例の場合の膜形成方法は、まず、真空容器51
内を高真空ポンプユニット5つを用いて、10−’To
rr台の高真空領域まで排気する。
次に、A「ガス導入バルブ56を開き、真空容器51内
にArガスを導入する。さらに、一方の陰極52a(A
llターゲット)と陽極53との間に高電圧を印加して
気体放電61を発生させ、スパッタ法により半導体基板
60上に第1の層31を堆積する。
次に、陽極54を回転させ、他方の陰極52b(All
−Cuターゲット)の真下に半導体基板60を置く。陰
極52bと陽極53との間に高電圧を印加し、第2の層
32を連続的に堆積する。
このようにして形成された積層構造の配線30に400
〜500℃の熱処理を施す。このとき、第1の層31で
は、容易に結晶粒が成長し、平均結晶粒径が2μm以」
二となる。これに対し、銅(Cu)などの不純物を含む
第2の層32では、含有された不純物元素が結晶粒界に
偏析し、結晶粒界の移動を妨げる。その結果、結晶粒の
成長が抑制され、平均結晶粒径は2μm以下となる。こ
れによって、配線30上にバンプ電極27を形成した場
合に、配線30と第1のバンプ下地金属28との間の付
着力は高くなり、剥離問題の発生を防止できる。
(c)  上記実施例では、結晶粒界の小さな第2のw
I32と接する第1のバンプ下地金属28として、Cr
膜を用いた場合を示したが、チタン(Ti)、バナジウ
ム(V)、モリブデン(Mo)、タングステン(W)、
ニクロム(N i Cr)あるいは、これらの元素を含
む化合物などを用いてもよい。
(d)  配線30として、3層以上の積層構造を採用
してもよい。
[発明の効果] この発明によれば、配線を積層構造とし、そのバンプ電
極側の層の結晶粒径を他の層よりも小さく設定したこと
から、従来の配線の性能を低下させることなく、配線と
バンプ電極との間の付研力を増すことができるようにな
る。したがって、この発明によれば、苛酷な条件下でも
高い信頼性をaする半導体装置を得ることができるよう
になる。
【図面の簡単な説明】 第1図は、この発明の一実施例による半導体装置を示す
縦断面部分図である。第2図は、アルミ膜の平均結晶粒
径と剥離発生率との関係を示すグラフである。第3八図
ないし第3F図は、半導体装置の製造工程を示す縦断面
部分図である。第4図は、半導体装置の製造の際に使用
する薄膜形成装置の概略図である。第5図は、薄膜形成
装置の他の例を示す概略図である。第6図は、従来例に
よる半導体装置の縦断面部分図である。第7図は、第6
図の■−■断面部分図である。 21は半導体基板、22は活性領域、27はバンプ電極
、30は配線、31は第1の層、32は第2の層である

Claims (4)

    【特許請求の範囲】
  1. (1)活性領域を有する半導体基板と、 外部接続のためのバンプ電極と、 前記活性領域と前記バンプ電極とを電気的に接続するア
    ルミあるいはアルミ合金からなる配線とを含む半導体装
    置であって、 前記配線は積層構造であり、そのバンプ電極側の層の結
    晶粒径が他の層よりも小さく設定されていることを特徴
    とする半導体装置。
  2. (2)前記配線と接するバンプ電極の下地金属が、クロ
    ム(Cr)、チタン(Ti)、バナジウム(V)、モリ
    ブデン(Mo)、タングステン(W)、ニクロム(Ni
    Cr)あるいはこれらの元素を含む化合物のいずれかで
    ある特許請求の範囲第1項記載の半導体装置。
  3. (3)前記配線のバンプ電極側の層として、窒素(N_
    2)、酸素(O_2)、水素(H_2)、水(H_2O
    )の1群から選ばれた少なくとも1つの反応性ガスを混
    入した膜を用いた特許請求の範囲第1項記載の半導体装
    置。
  4. (4)前記配線のバンプ電極側の層として、銅(Cu)
    、チタン(Ti)、ボロン(B)、マグネシウム(Mg
    )、ジルコニウム(Zr)の1群から選ばれた少なくと
    も1つの元素を含むアルミ合金膜を用いた特許請求の範
    囲第1項記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322834A (ja) * 2004-05-11 2005-11-17 Ricoh Co Ltd パターン形状体及びその製造方法
JP2007110012A (ja) * 2005-10-17 2007-04-26 Ngk Insulators Ltd 誘電体デバイスの製造方法、及び誘電体デバイス
JP2008114795A (ja) * 2006-11-07 2008-05-22 Mazda Motor Corp カーテンエアバッグ装置を備えた車両構造

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
IL110261A0 (en) * 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5688359A (en) * 1979-12-21 1981-07-17 Toshiba Corp Semiconductor device and manufacture thereof
JPS6288342A (ja) * 1985-10-15 1987-04-22 Fujitsu Ltd 積層強化型配線層の構造とその形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017890A (en) * 1975-10-24 1977-04-12 International Business Machines Corporation Intermetallic compound layer in thin films for improved electromigration resistance
US4502207A (en) * 1982-12-21 1985-03-05 Toshiba Shibaura Denki Kabushiki Kaisha Wiring material for semiconductor device and method for forming wiring pattern therewith

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5688359A (en) * 1979-12-21 1981-07-17 Toshiba Corp Semiconductor device and manufacture thereof
JPS6288342A (ja) * 1985-10-15 1987-04-22 Fujitsu Ltd 積層強化型配線層の構造とその形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322834A (ja) * 2004-05-11 2005-11-17 Ricoh Co Ltd パターン形状体及びその製造方法
JP4484578B2 (ja) * 2004-05-11 2010-06-16 株式会社リコー パターン形状体及びその製造方法
JP2007110012A (ja) * 2005-10-17 2007-04-26 Ngk Insulators Ltd 誘電体デバイスの製造方法、及び誘電体デバイス
JP2008114795A (ja) * 2006-11-07 2008-05-22 Mazda Motor Corp カーテンエアバッグ装置を備えた車両構造

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Publication number Publication date
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