JPH018028Y2 - - Google Patents
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- JPH018028Y2 JPH018028Y2 JP1984085813U JP8581384U JPH018028Y2 JP H018028 Y2 JPH018028 Y2 JP H018028Y2 JP 1984085813 U JP1984085813 U JP 1984085813U JP 8581384 U JP8581384 U JP 8581384U JP H018028 Y2 JPH018028 Y2 JP H018028Y2
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- shift
- shift register
- group
- data
- circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Shift Register Type Memory (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【考案の詳細な説明】
〈技術分野〉
本考案は直列入力データを並列出力として導出
する直列並列変換回路の改良に関するもので、特
にはkビツトの入力データを変換するかkビツト
の内の選択されたビツトの入力データを変換する
かを切換えて出力信号を形成することができる回
路である。[Detailed description of the invention] <Technical field> The present invention relates to an improvement of a serial/parallel conversion circuit that derives serial input data as a parallel output, and in particular, the invention relates to the improvement of a serial/parallel conversion circuit that derives serial input data as a parallel output. This circuit can form an output signal by switching whether or not to convert bit input data.
〈従来技術〉
従来から用いられているkビツト入力における
直列並列変換回路を第2図aに、同回路を説明す
るためのタイミングチヤートを第2図bに示す。<Prior Art> A conventionally used serial-to-parallel conversion circuit for k-bit input is shown in FIG. 2a, and a timing chart for explaining the circuit is shown in FIG. 2b.
従来のこの種の変換回路は、m段シフトレジス
タSi1〜Sinをk群(Si1〜Sin,i=1〜k)設け、
各シフトレジスタの出力端に接続されたn個(n
=m×k)のラツチ回路L1〜Loを設けて構成さ
れ、kビツトの入力データのDI1〜DIkを各群の
初段シフトレジスタSi1(i=1〜k)に与えてシ
フトパルスφによりデータをシフトレジスタに入
力し、入力された各ビツトのデータは全シフトレ
ジスタに共通に与えられたシフトパルスφに同期
して順次同一群内のシフトレジスタを転送され
る。シフトレジスタを転送されたデータはラツチ
パルスLが与えられることによりラツチ回路L1
〜Loにラツチされ、出力端Q1〜Qoから出力信号
として導出される。 A conventional conversion circuit of this type includes k groups of m-stage shift registers S i1 to S in (S i1 to S in , i=1 to k),
n (n
= m×k) latch circuits L 1 to L o are provided, and k-bit input data DI 1 to DI k are given to the first-stage shift register S i1 (i=1 to k) of each group for shifting. Data is input to the shift register by a pulse φ, and each input bit of data is sequentially transferred to the shift registers in the same group in synchronization with a shift pulse φ commonly applied to all shift registers. The data transferred through the shift register is sent to the latch circuit L1 by applying the latch pulse L.
~ Lo is latched, and is derived as an output signal from the output terminals Q1 ~ Qo .
上記構成からなる直列並列変換回路では、kビ
ツト入力データが直列並列変換されて出力される
ものの、複数段のシフトレジスタが設けられてい
るにも拘わらず、例えば選択された1ビツト直列
入力データを並列出力として導出することができ
ず、回路が有効活用されているとはいえなかつ
た。 In the serial-to-parallel conversion circuit having the above configuration, k-bit input data is serial-to-parallel converted and output, but even though a multi-stage shift register is provided, for example, selected 1-bit serial input data cannot be It could not be derived as a parallel output, and it could not be said that the circuit was utilized effectively.
〈考案の目的〉
本考案は上記従来回路の問題点に鑑みてなされ
たもので、簡単なスイツチング回路を付加するこ
とによつて、シフトレジスタを有効に利用して回
路の高機能化を図つた直列並列変換回路を提供す
る。<Purpose of the invention> The present invention was made in view of the problems of the conventional circuit described above, and by adding a simple switching circuit, the shift register is effectively used to improve the functionality of the circuit. Provides a serial-parallel conversion circuit.
〈実施例〉
第1図aは本考案による一実施例を示す回路ブ
ロツク図、同図b及びcは同実施例の動作を説明
するためのタイミングチヤートである。<Embodiment> FIG. 1A is a circuit block diagram showing an embodiment of the present invention, and FIGS. 1B and 1C are timing charts for explaining the operation of the embodiment.
n個(n=k×m)のシフトレジスタS11〜Skn
は、m段シフトレジスタを単位としてk群設けら
れ、各シフトレジスタS11〜Skoの出力端にはラツ
チ回路L1〜Loが接続され、該ラツチ回路L1〜Lo
から後述する如く並列出力信号Q1〜Qoが導出さ
れる。 n (n=k×m) shift registers S 11 to S kn
are provided in k groups with m-stage shift registers as a unit, and latch circuits L 1 to L o are connected to the output terminals of each shift register S 11 to S ko .
From these, parallel output signals Q 1 to Q o are derived as described later.
各群の初段シフトレジスタSi1(i=1〜k)と
kビツトデータ入力端DI1〜DIkとの間には第1
又は第2モード切換スイツチA又はBが接続され
ている。kビツトデータ入力端DI1〜DIkの内、
選択されたビツト、本実施例では第1番目の入力
端DI1に対しては、該1ビツト入力端における入
力データを直列並列変換処理して出力させるた
め、第1ビツト入力端DI1と各群の初段シフトレ
ジスタSi1(i=2〜k)間に、モード選択信号M
で入力端DI1のデータを共通して与えるための第
1モード切換スイツチAが夫々接続されている。
kビツト入力端の内非選択ビツト入力端DI2〜
DIkと、各群の初段シフトレジスタSi1(i=2〜
k)間には夫々第2モード切換スイツチBが接続
され、非モード選択信号で各非選択ビツト入力
端DI2〜DIkのデータを対応する群の初段シフト
レジスタSi1(i=2〜k)に与える。 Between the first stage shift register S i1 (i=1 to k) of each group and the k-bit data input terminal DI 1 to DI k
Alternatively, the second mode changeover switch A or B is connected. Of the k-bit data input terminals DI 1 to DI k ,
For the selected bit, the first input terminal DI 1 in this embodiment, the input data at the 1-bit input terminal is subjected to serial-parallel conversion processing and output, so that the first bit input terminal DI 1 and each A mode selection signal M is applied between the first stage shift register S i1 (i=2 to k) of the group.
A first mode changeover switch A is connected to each of the input terminals DI1 and DI1 .
Unselected bit input terminal among k bit input terminal DI 2 ~
DIk and the first stage shift register S i1 of each group (i=2~
k) A second mode changeover switch B is connected between them, and a non-mode selection signal transfers the data of each non-selected bit input terminal DI 2 to DI k to the first-stage shift register S i1 (i=2 to k) of the corresponding group. ).
シフトレジスタのシフト動作を制御するシフト
パルスはタイミング制御回路(図示せず)から与
えられるが、選択されたモードに対応して切換え
られる。即ちタイミング制御回路は基準クロツク
φを出力すると共に、該基準クロツクφからk個
毎にクロツク信号を抜き出して位相が順次異なる
k種類のシフトパルスφ1〜φkを形成し、切換え
られた上記モードの内容に対応してシフトレジス
タに与えられる。第1モード選択スイツチAが導
通する状態ではシフトパルスφ1〜φkが対応する
群のシフトレジスタに共に入力され、第2モード
切換スイツチBが導通する状態でクロツクパルス
φが全シフトレジスタに共通に与えられる。 Shift pulses for controlling the shift operation of the shift register are given from a timing control circuit (not shown) and are switched in accordance with the selected mode. That is, the timing control circuit outputs the reference clock φ and extracts every k clock signals from the reference clock φ to form k types of shift pulses φ 1 to φ k having sequentially different phases, and the above-mentioned mode is switched. is given to the shift register according to the contents of . When the first mode selection switch A is conductive, shift pulses φ 1 to φ k are input to the corresponding group of shift registers, and when the second mode selection switch B is conductive, the clock pulse φ is input to all shift registers in common. Given.
上記構成からなる構成において、モード選択信
号Mが与えられることにより、データは入力端
DI1を通してのみ入力され、シフトパルスφ1〜φk
によつて時分割で各群初段シフトレジスタS11〜
S1kに入力される。各シフトレジスタ群に入力さ
れたデータはシフトクロツクφ1〜φkに同期して
同一群内のシフトレジスタを順次移動する。最終
段シフトレジスタS1n〜Sknまでデータが転送され
た後、ラツチパルスLにより各シフトレジスタ出
力はラツチ回路L1〜Loにラツチされ、出力信号
Q1〜Qoとして出力される。即ち1ビツト直列入
力データが並列変換されて出力される。 In the configuration configured as described above, by applying the mode selection signal M, data is transferred to the input terminal.
Input only through DI 1 , shift pulse φ 1 ~ φ k
The first stage shift register S11 of each group is time-divided by
Input to S 1k . Data input to each shift register group is sequentially moved through the shift registers in the same group in synchronization with shift clocks φ 1 to φ k . After the data has been transferred to the final stage shift registers S 1n to S kn , each shift register output is latched to the latch circuits L 1 to Lo by the latch pulse L, and the output signal
Output as Q 1 ~ Q o . That is, 1-bit serial input data is converted into parallel data and output.
次に非モード選択信号が与えられることによ
り、データ入力は入力端DI1〜DIkのkビツトが
同時に入力され、対応する群のシフトレジスタに
入力される。この場合各群のシフトパルスは基準
のクロツクパルスφと同相になるようにタイミン
グ制御回路で制御されているため、各シフトレジ
スタ群に入力されたデータはクロツクφに同期し
て順次シフトする。各群の最終段シフトレジスタ
S1n〜Sknまでデータが移動した後、ラツチパルス
Lによりシフトレジスタ出力は対応するラツチ回
路L1〜Loにラツチされ出力信号Q1〜Qoとして出
力される。即ちkビツト入力データを直列並列変
換した出力信号を形成し得る。尚上記変換回路に
おける動作はクロツクの立上りに同期する構成と
しても全く同様である。 Next, by applying a non-mode selection signal, k bits of input terminals DI 1 to DI k are inputted simultaneously and inputted to the corresponding group of shift registers. In this case, since the shift pulses of each group are controlled by the timing control circuit so as to be in phase with the reference clock pulse φ, the data input to each shift register group is sequentially shifted in synchronization with the clock φ. Final stage shift register of each group
After the data has moved from S 1n to S kn , the shift register outputs are latched by the corresponding latch circuits L 1 to L o by the latch pulse L and output as output signals Q 1 to Q o . That is, it is possible to form an output signal obtained by converting k-bit input data into serial and parallel data. The operation of the conversion circuit described above is exactly the same even if it is configured to synchronize with the rising edge of the clock.
〈効果〉
以上本考案によれば、モード選択に対応してデ
ータ入力を切換えることができるスイツチ回路を
付加することにより、シフトレジスタを兼用して
1ビツト直列並列変換回路とkビツト入力直列並
列変換回路を構成することができ、簡単な回路を
付加することによつて回路の機能を高めることが
でき、回路の応用範囲を拡大することができる。<Effects> According to the present invention, by adding a switch circuit that can switch data input according to mode selection, it can be used as a shift register to convert a 1-bit serial-to-parallel converter and a k-bit input serial-to-parallel converter. A circuit can be configured, and by adding a simple circuit, the function of the circuit can be improved, and the range of application of the circuit can be expanded.
第1図a,b,cは本考案による一実施例を示
す回路ブロツク図及び動作を説明するためのタイ
ミングチヤート、第2図a,bは従来の回路を示
すブロツク図及びその動作を説明するためのタイ
ミングチヤートである。
S11〜Skn:シフトレジスタ、A,B:モード切
換スイツチ、L1〜Lo:ラツチ回路、DI1〜DIk:
入力端、Q1〜Qo:出力端。
Figures 1a, b, and c are a circuit block diagram showing an embodiment of the present invention and a timing chart for explaining its operation. Figures 2a and b are block diagrams showing a conventional circuit and its operation. This is a timing chart for. S 11 ~ S kn : Shift register, A, B: Mode changeover switch, L 1 ~ Lo : Latch circuit, DI 1 ~ DI k :
Input end, Q1 ~ Qo : Output end.
Claims (1)
スタの出力端に並列出力を導出するためのラツチ
回路を接続し、各群の初段シフトレジスタとデー
タ入力端との間に、kビツトの入力データの各ビ
ツトデータをそれぞれ対応する各群の初段シフト
レジスタに入力するか、選択されたビツトの入力
データを各群の初段シフトレジスタに共通に入力
するかを切り換えるモード選択スイツチを設け、
該モード選択スイツチによるモード選択に対応し
て上記シフトレジスタにおける入力データのシフ
ト動作を制御するためのシフトパルスを切り換
え、前者モードのときは単一のシフトパルスを各
群のシフトレジスタに共通に供給し、後者モード
のときは位相が順次異なるk個のシフトパルスを
それぞれ対応する群のシフトレジスタに供給する
回路を設けてなることを特徴とする直列並列変換
回路。 k groups of m-stage shift registers are provided, a latch circuit for deriving parallel output is connected to the output end of each shift register, and k-bit input data is connected between the first stage shift register of each group and the data input end. A mode selection switch is provided for switching between inputting each bit data to the first stage shift register of each corresponding group, or inputting input data of selected bits in common to the first stage shift register of each group,
The shift pulse for controlling the shift operation of input data in the shift register is switched in accordance with the mode selection by the mode selection switch, and in the former mode, a single shift pulse is commonly supplied to each group of shift registers. However, in the latter mode, a serial-to-parallel conversion circuit is provided, comprising a circuit that supplies k shift pulses having different phases to corresponding groups of shift registers.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8581384U JPS611933U (en) | 1984-06-08 | 1984-06-08 | Serial parallel conversion circuit |
US06/740,219 US4672647A (en) | 1984-06-08 | 1985-06-03 | Serial data transfer circuits for delayed output |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8581384U JPS611933U (en) | 1984-06-08 | 1984-06-08 | Serial parallel conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS611933U JPS611933U (en) | 1986-01-08 |
JPH018028Y2 true JPH018028Y2 (en) | 1989-03-02 |
Family
ID=30636545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8581384U Granted JPS611933U (en) | 1984-06-08 | 1984-06-08 | Serial parallel conversion circuit |
Country Status (1)
Country | Link |
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JP (1) | JPS611933U (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5067544A (en) * | 1973-10-15 | 1975-06-06 |
-
1984
- 1984-06-08 JP JP8581384U patent/JPS611933U/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5067544A (en) * | 1973-10-15 | 1975-06-06 |
Also Published As
Publication number | Publication date |
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JPS611933U (en) | 1986-01-08 |
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