JPH018028Y2 - - Google Patents

Description

【考案の詳細な説明】 〈技術分野〉 本考案は直列入力データを並列出力として導出
する直列並列変換回路の改良に関するもので、特
にはｋビツトの入力データを変換するかｋビツト
の内の選択されたビツトの入力データを変換する
かを切換えて出力信号を形成することができる回
路である。[Detailed description of the invention] <Technical field> The present invention relates to an improvement of a serial/parallel conversion circuit that derives serial input data as a parallel output, and in particular, the invention relates to the improvement of a serial/parallel conversion circuit that derives serial input data as a parallel output. This circuit can form an output signal by switching whether or not to convert bit input data.

〈従来技術〉 従来から用いられているｋビツト入力における
直列並列変換回路を第２図ａに、同回路を説明す
るためのタイミングチヤートを第２図ｂに示す。<Prior Art> A conventionally used serial-to-parallel conversion circuit for k-bit input is shown in FIG. 2a, and a timing chart for explaining the circuit is shown in FIG. 2b.

従来のこの種の変換回路は、ｍ段シフトレジス
タS_i1〜S_inをｋ群（S_i1〜S_in，ｉ＝１〜ｋ）設け、
各シフトレジスタの出力端に接続されたｎ個（ｎ
＝ｍ×ｋ）のラツチ回路L₁〜L_oを設けて構成さ
れ、ｋビツトの入力データのDI₁〜DI_kを各群の
初段シフトレジスタS_i1（ｉ＝１〜ｋ）に与えてシ
フトパルスφによりデータをシフトレジスタに入
力し、入力された各ビツトのデータは全シフトレ
ジスタに共通に与えられたシフトパルスφに同期
して順次同一群内のシフトレジスタを転送され
る。シフトレジスタを転送されたデータはラツチ
パルスＬが与えられることによりラツチ回路L₁
〜L_oにラツチされ、出力端Q₁〜Q_oから出力信号
として導出される。 A conventional conversion circuit of this type includes k groups of m-stage shift registers S _i1 to S _in (S _i1 to _{S in} , i=1 to k),
n (n
= m×k) latch circuits L ₁ to L _o are provided, and k-bit input data DI ₁ to DI _k are given to the first-stage shift register S _i1 (i=1 to k) of each group for shifting. Data is input to the shift register by a pulse φ, and each input bit of data is sequentially transferred to the shift registers in the same group in synchronization with a shift pulse φ commonly applied to all shift registers. The data transferred through the shift register is sent to the latch circuit _L1 by applying the latch pulse L.
~ _Lo is latched, and is derived as an output signal from the output terminals _Q1 ~ _Qo .

上記構成からなる直列並列変換回路では、ｋビ
ツト入力データが直列並列変換されて出力される
ものの、複数段のシフトレジスタが設けられてい
るにも拘わらず、例えば選択された１ビツト直列
入力データを並列出力として導出することができ
ず、回路が有効活用されているとはいえなかつ
た。 In the serial-to-parallel conversion circuit having the above configuration, k-bit input data is serial-to-parallel converted and output, but even though a multi-stage shift register is provided, for example, selected 1-bit serial input data cannot be It could not be derived as a parallel output, and it could not be said that the circuit was utilized effectively.

〈考案の目的〉 本考案は上記従来回路の問題点に鑑みてなされ
たもので、簡単なスイツチング回路を付加するこ
とによつて、シフトレジスタを有効に利用して回
路の高機能化を図つた直列並列変換回路を提供す
る。<Purpose of the invention> The present invention was made in view of the problems of the conventional circuit described above, and by adding a simple switching circuit, the shift register is effectively used to improve the functionality of the circuit. Provides a serial-parallel conversion circuit.

〈実施例〉 第１図ａは本考案による一実施例を示す回路ブ
ロツク図、同図ｂ及びｃは同実施例の動作を説明
するためのタイミングチヤートである。<Embodiment> FIG. 1A is a circuit block diagram showing an embodiment of the present invention, and FIGS. 1B and 1C are timing charts for explaining the operation of the embodiment.

ｎ個（ｎ＝ｋ×ｍ）のシフトレジスタS₁₁〜S_kn
は、ｍ段シフトレジスタを単位としてｋ群設けら
れ、各シフトレジスタS₁₁〜S_koの出力端にはラツ
チ回路L₁〜L_oが接続され、該ラツチ回路L₁〜L_o
から後述する如く並列出力信号Q₁〜Q_oが導出さ
れる。 n (n=k×m) shift registers S ₁₁ to S _kn
are provided in k groups with m-stage shift registers as a unit, and latch circuits L ₁ to _{L o} are connected to _the output terminals of each shift register S ₁₁ to S _{ko .}
From these, parallel output signals Q ₁ to _{Q o} are derived as described later.

各群の初段シフトレジスタS_i1（ｉ＝１〜ｋ）と
ｋビツトデータ入力端DI₁〜DI_kとの間には第１
又は第２モード切換スイツチＡ又はＢが接続され
ている。ｋビツトデータ入力端DI₁〜DI_kの内、
選択されたビツト、本実施例では第１番目の入力
端DI₁に対しては、該１ビツト入力端における入
力データを直列並列変換処理して出力させるた
め、第１ビツト入力端DI₁と各群の初段シフトレ
ジスタS_i1（ｉ＝２〜ｋ）間に、モード選択信号Ｍ
で入力端DI₁のデータを共通して与えるための第
１モード切換スイツチＡが夫々接続されている。
ｋビツト入力端の内非選択ビツト入力端DI₂〜
DIkと、各群の初段シフトレジスタS_i1（ｉ＝２〜
ｋ）間には夫々第２モード切換スイツチＢが接続
され、非モード選択信号で各非選択ビツト入力
端DI₂〜DI_kのデータを対応する群の初段シフト
レジスタS_i1（ｉ＝２〜ｋ）に与える。 Between the first stage shift register S _i1 (i=1 to k) of each group and the k-bit data input terminal DI ₁ to DI _k
Alternatively, the second mode changeover switch A or B is connected. Of the k-bit data input terminals DI ₁ to DI _k ,
For the selected bit, the first input terminal DI ₁ in this embodiment, the input data at the 1-bit input terminal is subjected to serial-parallel conversion processing and output, so that the first bit input terminal DI ₁ and each A mode selection signal M is applied between the first stage shift register S _i1 (i=2 to k) of the group.
A first mode changeover switch A is connected to each of the input terminals DI1 _{and DI1} .
Unselected bit input terminal among k bit input terminal DI ₂ ~
DIk and the first stage shift register S _i1 of each group (i=2~
k) A second mode changeover switch B is connected between them, and a non-mode selection signal transfers the data of each non-selected bit input terminal DI ₂ to DI _k to the first-stage shift register S _i1 (i=2 to k) of the corresponding group. ).

シフトレジスタのシフト動作を制御するシフト
パルスはタイミング制御回路（図示せず）から与
えられるが、選択されたモードに対応して切換え
られる。即ちタイミング制御回路は基準クロツク
φを出力すると共に、該基準クロツクφからｋ個
毎にクロツク信号を抜き出して位相が順次異なる
ｋ種類のシフトパルスφ₁〜φ_kを形成し、切換え
られた上記モードの内容に対応してシフトレジス
タに与えられる。第１モード選択スイツチＡが導
通する状態ではシフトパルスφ₁〜φ_kが対応する
群のシフトレジスタに共に入力され、第２モード
切換スイツチＢが導通する状態でクロツクパルス
φが全シフトレジスタに共通に与えられる。 Shift pulses for controlling the shift operation of the shift register are given from a timing control circuit (not shown) and are switched in accordance with the selected mode. That is, the timing control circuit outputs the reference clock φ and extracts every k clock signals from the reference clock φ to form k types of shift pulses φ ₁ to φ _k having sequentially different phases, and the above-mentioned mode is switched. is given to the shift register according to the contents of . When the first mode selection switch A is conductive, shift pulses φ ₁ to _{φ k} are input to the corresponding group of shift registers, and when the second mode selection switch B is conductive, the clock pulse φ is input to all shift registers in common. Given.

上記構成からなる構成において、モード選択信
号Ｍが与えられることにより、データは入力端
DI₁を通してのみ入力され、シフトパルスφ₁〜φ_k
によつて時分割で各群初段シフトレジスタS₁₁〜
S_1kに入力される。各シフトレジスタ群に入力さ
れたデータはシフトクロツクφ₁〜φ_kに同期して
同一群内のシフトレジスタを順次移動する。最終
段シフトレジスタS_1n〜S_knまでデータが転送され
た後、ラツチパルスＬにより各シフトレジスタ出
力はラツチ回路L₁〜L_oにラツチされ、出力信号
Q₁〜Q_oとして出力される。即ち１ビツト直列入
力データが並列変換されて出力される。 In the configuration configured as described above, by applying the mode selection signal M, data is transferred to the input terminal.
Input only through DI ₁ , shift pulse φ ₁ ~ _{φ k}
The first stage shift register _S11 of each group is time-divided by
Input to S _1k . Data input to each shift register group is sequentially moved through the shift registers in the same group in synchronization with shift clocks φ ₁ to φ _k . After the data has been transferred to the final stage shift registers S _1n to S _kn , each shift register output is latched to the latch circuits L ₁ to _Lo by the latch pulse L, and the output signal
Output as Q ₁ ~ _{Q o} . That is, 1-bit serial input data is converted into parallel data and output.

次に非モード選択信号が与えられることによ
り、データ入力は入力端DI₁〜DI_kのｋビツトが
同時に入力され、対応する群のシフトレジスタに
入力される。この場合各群のシフトパルスは基準
のクロツクパルスφと同相になるようにタイミン
グ制御回路で制御されているため、各シフトレジ
スタ群に入力されたデータはクロツクφに同期し
て順次シフトする。各群の最終段シフトレジスタ
S_1n〜S_knまでデータが移動した後、ラツチパルス
Ｌによりシフトレジスタ出力は対応するラツチ回
路L₁〜L_oにラツチされ出力信号Q₁〜Q_oとして出
力される。即ちｋビツト入力データを直列並列変
換した出力信号を形成し得る。尚上記変換回路に
おける動作はクロツクの立上りに同期する構成と
しても全く同様である。 Next, by applying a non-mode selection signal, k bits of input terminals DI ₁ to DI _k are inputted simultaneously and inputted to the corresponding group of shift registers. In this case, since the shift pulses of each group are controlled by the timing control circuit so as to be in phase with the reference clock pulse φ, the data input to each shift register group is sequentially shifted in synchronization with the clock φ. Final stage shift register of each group
After the data has moved from S _1n to _{S kn} , the shift register outputs are latched by the corresponding latch circuits L ₁ to L _o by the latch pulse L and output as output signals Q ₁ to Q _o . That is, it is possible to form an output signal obtained by converting k-bit input data into serial and parallel data. The operation of the conversion circuit described above is exactly the same even if it is configured to synchronize with the rising edge of the clock.

〈効果〉 以上本考案によれば、モード選択に対応してデ
ータ入力を切換えることができるスイツチ回路を
付加することにより、シフトレジスタを兼用して
１ビツト直列並列変換回路とｋビツト入力直列並
列変換回路を構成することができ、簡単な回路を
付加することによつて回路の機能を高めることが
でき、回路の応用範囲を拡大することができる。<Effects> According to the present invention, by adding a switch circuit that can switch data input according to mode selection, it can be used as a shift register to convert a 1-bit serial-to-parallel converter and a k-bit input serial-to-parallel converter. A circuit can be configured, and by adding a simple circuit, the function of the circuit can be improved, and the range of application of the circuit can be expanded.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ａ，ｂ，ｃは本考案による一実施例を示
す回路ブロツク図及び動作を説明するためのタイ
ミングチヤート、第２図ａ，ｂは従来の回路を示
すブロツク図及びその動作を説明するためのタイ
ミングチヤートである。 S₁₁〜S_kn：シフトレジスタ、Ａ，Ｂ：モード切
換スイツチ、L₁〜L_o：ラツチ回路、DI₁〜DI_k：
入力端、Q₁〜Q_o：出力端。 Figures 1a, b, and c are a circuit block diagram showing an embodiment of the present invention and a timing chart for explaining its operation. Figures 2a and b are block diagrams showing a conventional circuit and its operation. This is a timing chart for. S ₁₁ ~ S _kn : Shift register, A, B: Mode changeover switch, L ₁ ~ _Lo : Latch circuit, DI ₁ ~ DI _k :
Input end, _Q1 ~ _Qo : Output end.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] ｍ段シフトレジスタをｋ群設け、各シフトレジ
スタの出力端に並列出力を導出するためのラツチ
回路を接続し、各群の初段シフトレジスタとデー
タ入力端との間に、ｋビツトの入力データの各ビ
ツトデータをそれぞれ対応する各群の初段シフト
レジスタに入力するか、選択されたビツトの入力
データを各群の初段シフトレジスタに共通に入力
するかを切り換えるモード選択スイツチを設け、
該モード選択スイツチによるモード選択に対応し
て上記シフトレジスタにおける入力データのシフ
ト動作を制御するためのシフトパルスを切り換
え、前者モードのときは単一のシフトパルスを各
群のシフトレジスタに共通に供給し、後者モード
のときは位相が順次異なるｋ個のシフトパルスを
それぞれ対応する群のシフトレジスタに供給する
回路を設けてなることを特徴とする直列並列変換
回路。 k groups of m-stage shift registers are provided, a latch circuit for deriving parallel output is connected to the output end of each shift register, and k-bit input data is connected between the first stage shift register of each group and the data input end. A mode selection switch is provided for switching between inputting each bit data to the first stage shift register of each corresponding group, or inputting input data of selected bits in common to the first stage shift register of each group,
The shift pulse for controlling the shift operation of input data in the shift register is switched in accordance with the mode selection by the mode selection switch, and in the former mode, a single shift pulse is commonly supplied to each group of shift registers. However, in the latter mode, a serial-to-parallel conversion circuit is provided, comprising a circuit that supplies k shift pulses having different phases to corresponding groups of shift registers.