JPH0146072B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、ユーザが所望する任意のパターン
たとえばキヤラクタをユーザ定義RAMへ書き込
む場合の書込装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in a writing device for writing any pattern desired by a user, such as a character, into a user-defined RAM.

第１図に示すように、小型の電子計算機（いわ
ゆるパーソナルコンピユータ）のキーボード１を
操作すると、CRT２に文字、数字等のキヤラク
タが表示される。CRT２の画面上に文字等を表
示しておくには、CRT画面をたえず走査し、画
面をリフレツシユしておく必要がある。このため
ビデオRAM３（以下、Ｖ−RAMという）に表
示するデータを記憶しておき、この内容に基づき
画面をリフレツシユしている。Ｖ−RAM３に
は、CPU４を介してデータが書き込まれるが、
書き込まれるデータはアスキーコードが用いられ
ているので、そのままでは文字等として表示する
ことができない。キヤラクタROM５ａ（以下、
Ｃ−ROMという）で文字コードを文字パターン
に変換し、制御回路６等を介して映像信号を作成
し、CRT２へ出力する。いま、Ｃ−ROM５ａを
容量2Kバイトのものとすると、このＣ−ROM５
ａのアドレスのうち上位８ビツトは前記Ｖ−
RAM３から与えられ、下位３ビツトはCRTコン
トローラ７からラスターアドレスRA２〜RA０
として与えられる。前記上位８ビツトは画面表示
に際し、キヤラクタ単位のアドレスを指定し、下
位３ビツトは１キヤラクタ（８×８ドツト構成）
内のラスター（１行）のアドレスを指定する。 As shown in FIG. 1, when a keyboard 1 of a small electronic computer (so-called personal computer) is operated, characters such as letters and numbers are displayed on a CRT 2. In order to display characters, etc. on the screen of the CRT2, it is necessary to constantly scan the CRT screen and refresh the screen. For this reason, data to be displayed is stored in the video RAM 3 (hereinafter referred to as V-RAM), and the screen is refreshed based on this content. Data is written to V-RAM3 via CPU4,
Since the written data uses ASCII code, it cannot be displayed as characters as is. Character ROM5a (hereinafter referred to as
The character code is converted into a character pattern using a C-ROM (referred to as a C-ROM), a video signal is created via a control circuit 6, etc., and the video signal is output to the CRT 2. Now, assuming that the C-ROM5a has a capacity of 2K bytes, this C-ROM5a has a capacity of 2K bytes.
The upper 8 bits of the address of a are the V-
It is given from RAM3, and the lower 3 bits are raster addresses RA2 to RA0 from CRT controller 7.
given as. The upper 8 bits specify the address for each character when displayed on the screen, and the lower 3 bits specify the address for one character (8 x 8 dot configuration).
Specify the address of the raster (one row) within.

Ｃ−ROM５ａには、予め、文字、数字、所定
の記号等の汎用されるキヤラクタパターンが書き
込まれており、アドレス指定により特定のキヤラ
クタパターンのみが出力される。他方、このＣ−
ROM５ａとは並列に、ユーザ自身が定義する特
有のキヤラクターパターンを書き込むためのユー
ザ定義RAM５ｂ（以下、キヤラクタRAMと称
し、Ｃ−RAMという）が準備されている。ユー
ザが自分の定義した任意のキヤラクタをCRT２
に表示させるには、予めそのキヤラクタパターン
をＣ−RAM５ｂに書き込んでおかねばならな
い。本発明はこの書き込み装置に関する。 General-purpose character patterns such as letters, numbers, and predetermined symbols are written in advance in the C-ROM 5a, and only a specific character pattern is output by address designation. On the other hand, this C-
In parallel with the ROM 5a, a user-defined RAM 5b (hereinafter referred to as character RAM and C-RAM) for writing a unique character pattern defined by the user himself/herself is prepared. The user can select any character he or she has defined on the CRT2.
In order to display the character pattern, the character pattern must be written into the C-RAM 5b in advance. The present invention relates to this writing device.

従来の装置は、第１図に示すように、Ｃ−
RAM５ｂにアクセスするのに、Ｃ−RAM５ｂ
のアドレス指定をCPU４とＶ−RAM３のどちら
で行なわせるかを切換えるマルチプレクサ８を介
して、CPU４から直接このＣ−RAM５ｂにアド
レス指定を行なうようにしていた。しかし、
CPU４よりＣ−RAM５ｂに直接アクセスを行な
うと、CPU４のＩ／Ｏマツプ上（Ｉ／Ｏマツプ
は、通常、CPU領域に内蔵されるメモリが用い
られる）に当該Ｃ−RAM５ｂのメモリ容量を振
り分けなければならず制御が複雑化するととも
に、アドレスラインの切換回路系も煩雑化する問
題があつた。 The conventional device, as shown in FIG.
To access RAM5b, C-RAM5b
The CPU 4 directly addresses the C-RAM 5b via a multiplexer 8 which switches between the CPU 4 and the V-RAM 3 for addressing. but,
When the C-RAM 5b is accessed directly from the CPU 4, the memory capacity of the C-RAM 5b must be allocated on the I/O map of the CPU 4 (the I/O map usually uses memory built into the CPU area). However, there were problems in that the control became complicated and the address line switching circuit system also became complicated.

そこで、本発明は上記問題点に鑑みなされたも
ので、ユーザ定義RAM（Ｃ−RAM）へユーザが
所望するパターンを書き込むに際し、Ｃ−RAM
のアドレス指定を直接CPUによつて行なわなく
ともアドレス指定が可能なようにＣ−RAMのア
ドレス指定を改良したユーザ定義RAMへのパタ
ーン書込装置を提供することを目的とする。 Therefore, the present invention was made in view of the above problems, and when writing a pattern desired by the user to the user-defined RAM (C-RAM), the C-RAM
An object of the present invention is to provide a pattern writing device for a user-defined RAM that improves C-RAM addressing so that addressing can be performed without directly using a CPU.

すなわち、本発明はユーザの定義するパターン
をキヤラクタコードを書き込むＶ−RAMの不使
用領域を介してＣ−RAMに書き込むようにした
こと、つまりＶ−RAMの不使用領域に予め書き
込んだＣ−RAMのアドレスを所定周期毎にＶ−
RAMから出力させてCPUから送られてくるパタ
ーンデータをラスター順次にＣ−RAMに書き込
むようにしたことを基本的な特徴としている。 That is, in the present invention, a pattern defined by a user is written into C-RAM via an unused area of V-RAM in which a character code is written. V-
The basic feature is that the pattern data output from RAM and sent from the CPU is written into C-RAM in raster order.

以下、実施例によつて説明する。 Examples will be explained below.

まずこの発明の着想の背景をなすＶ−RAM３
（第１図）について第２図を参照して説明する。
第２図は、画面に表示する表示文字数とＶ−
RAM３のメモリアドレスとの関係を示してい
る。Ｖ−RAM３は容量が2Kバイト（０番号〜
2047番地）で、CRT２上に表示する文字数は
2000（80桁×25行）である。画面を表示するのに
使用するアドレスは０〜1999であり、2000番地か
ら2047番地までは表示に全く関与しない不使用領
域である。そして、Ｖ−RAM３のアドレス指定
は、CRTコントローラ７からマルチプレクサ９
を介して第２図に示す順序で実行される。 First, V-RAM3, which forms the background of the idea of this invention.
(Fig. 1) will be explained with reference to Fig. 2.
Figure 2 shows the number of characters displayed on the screen and V-
It shows the relationship with the memory address of RAM3. V-RAM3 has a capacity of 2K bytes (0 number ~
2047) and the number of characters displayed on the CRT2 is
2000 (80 columns x 25 lines). Addresses used to display the screen are 0 to 1999, and addresses 2000 to 2047 are unused areas that are not involved in display at all. Addressing of the V-RAM 3 is performed from the CRT controller 7 to the multiplexer 9.
are executed in the order shown in FIG.

そこで、この2000〜2047番地に予めＣ−RAM
５ｂのアドレスを書き込んでおくと、CPU４よ
り直接にアドレス指定させる必要がなくなるとい
うものである。 Therefore, in advance, C-RAM is installed in these addresses 2000 to 2047.
By writing the address of 5b, there is no need for the CPU 4 to directly specify the address.

この着想に基づく回路構成を第３図に示す。第
１図の回路と比較してわかるように、マルチプレ
クサ８とCPU４からマルチプレクサ８へ至るア
ドレスバス１０ｂが省略されている。 A circuit configuration based on this idea is shown in FIG. As can be seen by comparison with the circuit of FIG. 1, the multiplexer 8 and the address bus 10b leading from the CPU 4 to the multiplexer 8 are omitted.

ユーザが定義したキヤラクタパターン（８×８
ドツト）をＣ−RAM５ｂに書き込むには、まず
ユーザが当該キヤラクタパターンのコードを決め
る。 User-defined character pattern (8x8
To write a dot) into the C-RAM 5b, the user first determines the code of the character pattern.

次に、CPU４からアドレスバス１０ａ、マル
チプレクサ９を介してＶ−RAM３の2000〜2047
番地を指定するとともに、同じくCPU４からデ
ータバス１１、バスバツフア１２を介し書き込み
データとして前記コードデータを送る。Ｖ−
RAM３の2000〜2047番地のすべてにユーザ定義
のキヤラクタコードすなわちＣ−RAM５ｂのア
ドレスが書き込まれる。 Next, 2000 to 2047 of the V-RAM 3 is sent from the CPU 4 to the address bus 10a and the multiplexer 9.
In addition to specifying the address, the CPU 4 also sends the code data as write data via the data bus 11 and bus buffer 12. V-
User-defined character codes, ie, addresses of the C-RAM 5b, are written in all addresses 2000 to 2047 of the RAM 3.

CRTコントローラ７は、CRT２にキヤラクタ
等を表示するためカウンタ等に基づいて規則正し
く作動している。このCRTコントローラ７がア
ドレスバス１０ｃ、マルチプレクサ９を介してＶ
−RAM３に12ビツトのアドレスMA０〜MA１
１を与える。 The CRT controller 7 operates regularly based on a counter etc. in order to display characters etc. on the CRT 2. This CRT controller 7 connects the address bus 10c and the multiplexer 9 to
-12-bit address MA0 to MA1 in RAM3
Give 1.

アドレスMA０〜MA１１は、第２図に示す如
く規則正しく変化する。 Addresses MA0 to MA11 change regularly as shown in FIG.

いま、画面が垂直帰線期間に入ると、CRTコ
ントローラ７はＶ−RAM３の2000番地をアドレ
スする。1H（１水平走査周期）のはじめの期間で
2000番地から2047番地までをアドレスする。画面
表示の１ドツトクロツクは約69nsで１キヤラクタ
は８×８ドツトなので、アドレス2000〜2047を走
査する時間は約26.5μs（69ns×８×48）である。
タイミングチヤートを第４図に示す。 Now, when the screen enters the vertical retrace period, the CRT controller 7 addresses address 2000 of the V-RAM 3. In the first period of 1H (1 horizontal scanning period)
Address from address 2000 to address 2047. Since one dot clock on the screen is approximately 69 ns and one character is 8×8 dots, the time to scan addresses 2000 to 2047 is approximately 26.5 μs (69 ns×8×48).
The timing chart is shown in Figure 4.

Ｖ−DISP信号は垂直同期信号に基づくもので、
垂直帰線期間に入つたことを示す。このＶ−
DISP信号がCPU４によつて検知されると、CPU
４はＣ−RAM５ｂのチツプネーブルを所定期
間だけ“LOW”にする。Ｃ−RAM５ｂはデー
タの書き込みが可能となる。 The V-DISP signal is based on the vertical synchronization signal,
Indicates that the vertical retrace period has entered. This V-
When the DISP signal is detected by CPU4, the CPU
4 sets the chip enable of the C-RAM 5b to "LOW" for a predetermined period. Data can be written to the C-RAM 5b.

他方、前記Ｖ−DISP信号の立下りに同期して、
Ｃ−RAM５ｂのアドレス下位３ビツトを与える
ラスターアドレスRA０〜RA２がＣ−RAM５ｂ
に入力される。垂直帰線期間に入つた最初の1H
（そのうちの26.5μs以内）で、Ｖ−RAM３の2000
〜2047番地からひき続いて出力される同一のアド
レスデータ（Ｃ−RAM５ｂのアドレス上位８ビ
ツト）と前記ラスターアドレス「000」で、キヤ
ラクタパターンのラスター０（８ドツト分＝８ビ
ツト＝１バイト）がＣ−RAM５ｂに書き込まれ
る。ラスター０の１バイトのデータはCPU４か
らデータバス１１、バスバツフア１３を介しＣ−
RAM・信号に同期して送られる。 On the other hand, in synchronization with the fall of the V-DISP signal,
Raster addresses RA0 to RA2 that give the lower 3 bits of the address of C-RAM5b are C-RAM5b.
is input. The first 1H after entering the vertical retrace period
(within 26.5μs), 2000 of V-RAM3
The raster 0 of the character pattern (8 dots = 8 bits = 1 byte) is created using the same address data (upper 8 bits of the address of C-RAM 5b) successively output from address ~2047 and the raster address "000". is written to the C-RAM 5b. The 1-byte data of raster 0 is sent from the CPU 4 via the data bus 11 and the bus buffer 13 to the C-
Sent in synchronization with RAM/signal.

最初の信号はＶ−DISP信号が“LOW”に
なつたことに基づいて作成される。続く７コの
CE信号は最初の信号から63μsすなわち１水平
走査周期間隔で作成される。これはソフトウエア
処理によつて、たとえば小さな命令を組み合わせ
て処理時間が63μsになるようにタイミングを図つ
て作ることができる。垂直帰線期間に入つて第
2H目では、Ｖ−RAM３の2000〜2047番地が再び
スキヤンされ、同一のデータすなわち先と同じＣ
−RAM５ｂのキヤラクタアドレスが出力される
とともにラスターアドレスが「001」となつてい
るので、キヤラクタパターンのラスター１が書き
込まれる。もちろん、このキヤラクタパターンデ
ータ（１バイト）は第２番目の信号に同期し
てCPU４から送られる。 The first signal is created based on the V-DISP signal going "LOW". The following 7
The CE signal is generated at intervals of 63 μs, ie, one horizontal scanning period, from the first signal. This can be done through software processing, for example, by combining small instructions and timing them so that the processing time is 63 μs. After entering the vertical retrace period,
In the 2nd hour, addresses 2000 to 2047 of V-RAM3 are scanned again, and the same data, that is, the same C
- Since the character address of the RAM 5b is output and the raster address is "001", raster 1 of the character pattern is written. Of course, this character pattern data (1 byte) is sent from the CPU 4 in synchronization with the second signal.

引き続く第3H目、第4H目、……も全く同様に
してそれぞれラスター２、ラスター３が書き込ま
れ、第8H目（ラスターアドレス「111」）でラス
ター７が書き込まれるとキヤラクタパターン（８
×８）のＣ−RAM５ｂへの書き込みが完了す
る。 Raster 2 and raster 3 are written in exactly the same way for the subsequent 3rd H, 4th H, etc., and when raster 7 is written in the 8th H (raster address "111"), the character pattern (8
Writing of ×8) to the C-RAM 5b is completed.

なお、CPU４から信号に同期して送信する
ラスターデータは、予めプログラムとして組上げ
ておいてキーボード１の入力部からプログラムの
実行に従つて送るようにしてもよいし、あるいは
直接キーボード１を操作して入力データとして作
成しておいてもよい。いずれにしても、CPU４
の判断により所定のタイミングでＣ−RAM５ｂ
に送信される。 Note that the raster data to be sent from the CPU 4 in synchronization with the signal may be assembled in advance as a program and sent from the input section of the keyboard 1 as the program is executed, or by directly operating the keyboard 1. It may be created as input data. In any case, CPU4
C-RAM5b at a predetermined timing based on the judgment of
sent to.

また、上記実施例では、画面表示には関係しな
いＶ−RAM３の2000〜2047番地のすべてを用い
たが、特にすべてを用いる必要はなく、48番地分
の1/2でも1/4でもよい。最小では１つの番地だけ
でも（ラツチ等の付加的な制御が通常は必要であ
るが）同じことがなしうる。しかし、実施例のよ
うにすべての番地を用いるとタイミングとしての
余裕が生じるので好ましい。なお、第３図で
CRTコントローラ７はアドレススキヤンの機能
のみを示しているが、公知のCRTコントローラ
と同様、スキヤンアドレス、ラスタアドレス発生
以外に画面表示の基本となるたとえばＨシンク、
Ｖシンクの信号をも作成するものである。また、
並列に接続されるＣ−ROM５ａ、Ｃ−RAM５
ｂの切り換えはＶ−RAM３自身がおこなつてい
る。 Further, in the above embodiment, all addresses 2000 to 2047 of the V-RAM 3, which are not related to screen display, are used, but it is not necessary to use all of them, and 1/2 or 1/4 of 48 addresses may be used. The same thing can be accomplished with at least one address (although additional controls such as latches are usually required). However, it is preferable to use all addresses as in the embodiment, since this provides a margin of timing. In addition, in Figure 3
The CRT controller 7 shows only the address scan function, but like known CRT controllers, in addition to scan address and raster address generation, there are
It also creates a V-sync signal. Also,
C-ROM5a and C-RAM5 connected in parallel
The switching of b is performed by the V-RAM 3 itself.

以上のように、この発明はキヤラクタRAMの
アドレス指定をCPUで行なわずにビデオRAMの
画面表示には関与しない記憶領域を活用するよう
にしたので、CPUのＩ／Ｏマツプ上にキヤラク
タRAMのメモリ容量を振り分けなくてよくした
がつてCPU領域のメモリを他の機能に使用でき
ることとなり、CPUとビデオRAMの切換を行な
うマルチプレクサを省略できアドレス系回路を簡
単化できる効果が達成される。 As described above, this invention utilizes the memory area of the video RAM that is not involved in screen display without specifying the address of the character RAM by the CPU. Since there is no need to allocate the capacity, the memory in the CPU area can be used for other functions, and the multiplexer for switching between the CPU and video RAM can be omitted, achieving the effect of simplifying the address circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の装置の回路構成図、第２図は画
面に表示する表示文字数とＶ−RAMのメモリア
ドレスとの関係の説明図、第３図は実施例の装置
の回路構成図、第４図はＣ−RAMの書き込みタ
イミングを示す図である。 ２……CRT、３……ビデオRAM、４……
CPU、５ｂ……ユーザ定義RAMとしてのキヤラ
クタRAM。 Fig. 1 is a circuit diagram of a conventional device, Fig. 2 is an explanatory diagram of the relationship between the number of characters displayed on the screen and the memory address of V-RAM, and Fig. 3 is a circuit diagram of the device of the embodiment. FIG. 4 is a diagram showing the write timing of C-RAM. 2...CRT, 3...Video RAM, 4...
CPU, 5b...Character RAM as user-defined RAM.

Claims (1)

【特許請求の範囲】 １ ユーザが所望する任意のパターンが書き込ま
れるユーザ定義RAMと、このユーザ定義RAM
に書き込まれるパターンのコードが不使用領域に
書き込まれるビデオRAMと、上記パターンのパ
ターンデータをユーザ定義RAMに出力するとと
もに、上記パターンのコードをビデオRAMの不
使用領域に書き込み、上記ユーザ定義RAMのア
ドレスを所定周期毎に上記ビデオRAMから出力
させて上記パターンデータをラスタ順次に上記ユ
ーザ定義RAMに書き込むCPUとを備えたことを
特徴とするユーザ定義RAMへのパターン書込装
置。 ２ 前記ビデオRAMの不使用領域は、ビデオ信
号の垂直帰線期間に対応する少なくとも一つの番
地の記憶領域である特許請求の範囲第１項記載の
ユーザ定義RAMへのパターン書込装置。[Claims] 1. A user-defined RAM into which any pattern desired by the user is written, and this user-defined RAM
Outputs the pattern data of the above pattern to the user-defined RAM, writes the code of the above pattern to the unused area of the video RAM, and outputs the pattern data of the above pattern to the unused area of the video RAM. 1. A pattern writing device for a user-defined RAM, comprising: a CPU that outputs an address from the video RAM at predetermined intervals and writes the pattern data to the user-defined RAM in raster sequence. 2. The pattern writing device for a user-defined RAM according to claim 1, wherein the unused area of the video RAM is a storage area of at least one address corresponding to a vertical blanking period of a video signal.