JPH0141068B2

JPH0141068B2 -

Info

Publication number: JPH0141068B2
Application number: JP57080888A
Authority: JP
Inventors: Masayoshi Hirashima
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-05-13
Filing date: 1982-05-13
Publication date: 1989-09-01
Also published as: JPS58197962A

Description

【発明の詳細な説明】本発明は、一定周期のくり返し信号からなる位
相同期信号を含んで伝送される２値信号を受信す
る装置においてその２値信号をサンプリングする
クロツクパルスの位相を最適状態に同期させるこ
とができ、かつ、妨害発生の少ないものを提供す
ることを目的とするものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an apparatus for receiving a binary signal transmitted including a phase-synchronized signal consisting of a repeated signal of a constant period, and synchronizing the phase of a clock pulse for sampling the binary signal to an optimum state. The purpose of the present invention is to provide a device that can be used in a variety of ways, while also causing less interference.

テレビジヨン放送信号を利用し、これに別個の
新たな画像情報を多重化して伝送する手段とし
て、いわゆる文字多重放送が提案されている。こ
れは、通常のテレビジヨン放送信号の垂直ブラン
キング期間を利用して、その任意の（たとえば第
20H目の）水平走査期間に文字あるいは図形等の
付加画像情報を分解して伝送する付加画像情報信
号を２値デイジタル信号により重畳して伝送する
ものである。この付加画像情報信号は、一定のピ
ツト数（たとえば296ビツト）のデイジタル信号
の群（データパケツトと呼ばれる）によつて構成
されており、その内容はヘツダ部と情報データ部
とからなつている。そして、データ部に含まれる
情報の内容により、ページ制御パケツト、色符号
パケツト、パターンデータパケツト等のパケツト
の種類がある。 2. Description of the Related Art So-called teletext broadcasting has been proposed as a means of multiplexing and transmitting separate new image information using television broadcast signals. This takes advantage of the vertical blanking period of a normal television broadcast signal to
During the horizontal scanning period (20th H), the additional image information signal, in which additional image information such as characters or figures is decomposed and transmitted, is superimposed with a binary digital signal and transmitted. This additional image information signal is composed of a group of digital signals (called a data packet) having a certain number of pits (for example, 296 bits), and its contents consist of a header section and an information data section. There are different types of packets, such as page control packets, color code packets, and pattern data packets, depending on the content of the information contained in the data portion.

ページ制御パケツトは付加画像情報の１画面分
の伝送に先立つて伝送され、そのデータ部には番
組番号、ページ番号、画面消去あるいは画面更新
をあらわす符号等々のページ制御コード信号が含
まれている。色符号パケツトはページ制御パケツ
トに続いて伝送され、付加画像情報のそれぞれの
文字あるいは単位区分を表示すべき色を指示する
色符号が伝送されている。さらに、パターンデー
タパケツトはその後に１画面分づつ連続して（途
中に他のパケツトが挿入されることもある）伝送
され、そのデータ部には、表示すべき付加画像情
報を水平方向に走査したときの１ライン分づつの
パターンデータが伝送されている。なお、この他
にも何種類かのデータパケツトがあるが、ここで
は説明を省略する。 The page control packet is transmitted prior to transmitting one screen worth of additional image information, and its data portion contains page control code signals such as a program number, page number, and code representing screen deletion or screen update. The color code packet is transmitted following the page control packet, and contains a color code indicating the color in which each character or unit segment of the additional image information should be displayed. Furthermore, the pattern data packets are then transmitted continuously for one screen at a time (other packets may be inserted in the middle), and the data portion contains additional image information to be displayed that is scanned in the horizontal direction. At this time, pattern data for one line is being transmitted. Note that there are several other types of data packets, but their explanation will be omitted here.

また、全てのデータパケツトのヘツダ部には、
受信側でのデータサンプリングクロツクを同期さ
せるためのクロツクランイン信号、フレーム同期
をとるためのフレーミングコード信号、サービス
識別／割込制御信号、および、そのデータパケツ
トがいずれの種類のデータパケツトであるかを示
すデータ識別信号が伝送されている。ここで、フ
レーミングコード信号は１ビツトの誤り訂正が可
能な信号が用いられ、他の各信号は、１ビツトの
誤り訂正と２ビツトの誤り除去が可能なハミング
コードが用いられている。 Also, in the header part of all data packets,
A clock run-in signal for synchronizing the data sampling clock on the receiving side, a framing code signal for frame synchronization, a service identification/interrupt control signal, and a signal that indicates what type of data packet the data packet is. A data identification signal indicating the data is being transmitted. Here, a signal capable of correcting a 1-bit error is used as the framing code signal, and a Hamming code capable of correcting a 1-bit error and removing a 2-bit error is used for each of the other signals.

そこで、受信装置では、このような付加画像情
報信号が重畳されて伝送されてくるテレビジヨン
信号を受信し、そのうちの付加画像情報信号を取
り出し、ページ制御パケツトを用いて所望の受信
希望番組の信号のみを選択し、その番組の色符号
パケツト中の色符号データおよびパターンデータ
パケツト中のパターンデータをメモリに１画面分
蓄積し、これから陰極線管の画面走査に同期して
読み出して表示用の画像信号に変換することによ
り、その画像情報を画面上に表示することができ
ることになる。そして、一般的には、通常のテレ
ビジヨン受像機を付加画像情報の受信用にも兼用
して、その付加画像情報信号を処理するための回
路を付加し、受信した画像情報を表示するときに
は陰極線管の画面上に通常のテレビジヨン放送番
組の受像画像（動画）にスーパーして、あるいは
その受像画像を消去してしまつて、文字情報等の
画像情報を表示する。 Therefore, the receiving device receives the transmitted television signal with such an additional image information signal superimposed on it, extracts the additional image information signal, and uses the page control packet to send the signal of the desired program to the receiver. The color code data in the color code packet and the pattern data in the pattern data packet of that program are stored in memory for one screen, and then read out in synchronization with the screen scanning of the cathode ray tube to display the image. By converting it into a signal, the image information can be displayed on the screen. Generally, a normal television receiver is also used to receive additional image information, and a circuit for processing the additional image information signal is added, and when displaying the received image information, a cathode ray Image information such as character information is displayed on the tube screen by superimposing the received image (moving image) of a normal television broadcast program or by erasing the received image.

ところで、かかる受信装置においては、伝送さ
れてくる２値信号を正確に受信するためには、受
信信号をサンプリングするためのクロツクパルス
（以下、サンプリングクロツクという）を受信信
号の各ビツトを正しくサンプリングすることので
きる位相に制御する必要がある。従来には、かか
る目的のために２値信号の複数倍の周波数のパル
スを作成し、これを分周して何相かのサンプリン
グクロツクを作り、そのうちの１つを選択して用
いるようにしていたが、その場合には高い周波数
のパルスの分周が必要でその分周回路から高レベ
ルの妨害信号が発生されるという不都合があつ
た。 By the way, in such a receiving device, in order to accurately receive the transmitted binary signal, a clock pulse (hereinafter referred to as a sampling clock) for sampling the received signal must be used to correctly sample each bit of the received signal. It is necessary to control the phase so that it can be controlled. Conventionally, for this purpose, a pulse with a frequency multiple times that of a binary signal is created, and this is divided to create several phases of sampling clocks, and one of them is selected and used. However, in this case, a high-frequency pulse must be divided, and the frequency dividing circuit generates a high-level interference signal, which is disadvantageous.

そこで、本発明ではかかる不都合のない装置を
提供するもので、２値信号中の位相同期信号のく
り返し周期の２分の１のくり返し周期を有するク
ロツクパルスを発振し、このクロツクパルスをそ
のくり返し周期のｎ分の１（ｎは２以上の整数）
の時間づつ遅延させてｎ相のクロツクパルスを作
成し、このｎ相のクロツクパルスで位相同期信号
をサンプリングして所定ビツト数の位相同期信号
を正しくサンプリングできるクロツクパルスがｎ
相のうちのいずれのものであるかを検出し、その
検出出力に応じて最適位相のクロツクパルスを判
別して、２値信号のサンプリングクロツクとして
出力するようにしたことを特徴としている。この
ようにすると、所定のサンプリング周波数での発
振と遅延とによつて実施できるので妨害の発生が
少なく、しかも、デイジタル処理回路で検出や判
別等を行うことができるのでIC化に適したもの
を得ることができる。 Therefore, the present invention provides a device free from such inconvenience, which oscillates a clock pulse having a repetition period of one-half of the repetition period of the phase synchronization signal in the binary signal, and repeats this clock pulse with n of the repetition period of the phase synchronization signal in the binary signal. 1/1 (n is an integer greater than or equal to 2)
Create an n-phase clock pulse by delaying it by a time of
It is characterized in that it detects which of the phases it is, determines the clock pulse of the optimum phase according to the detection output, and outputs it as a sampling clock of a binary signal. In this way, it can be implemented by oscillating at a predetermined sampling frequency and delaying, so there is less interference, and detection and discrimination can be performed using a digital processing circuit, making it suitable for IC implementation. Obtainable.

第１図に本発明の一実施例の同期装置の回路図
を、第２図にその動作説明用の波形図を、それぞ
れ示して説明する。 FIG. 1 shows a circuit diagram of a synchronizing device according to an embodiment of the present invention, and FIG. 2 shows a waveform diagram for explaining its operation.

まず、第１図において、３１は受信したテレビ
ジヨン信号中の色副搬送波信号に同期して、２値
信号中の位相同期信号のくり返し周期の２分の１
のくり返し周期を有するクロツクパルスＡを発振
するPLL発振回路で、ここには、8/5f_sc（≒5.73M
Hz）の水晶振動子を用いた発振回路３２と、その
発振出力と色副搬送波信号とを位相比較して両者
を同期させる位相検波回路３３とを備え、そのク
ロツクパルスＡをバツフアアンプ３４を介して供
給する。一方、３５はそれぞれがクロツクパルス
Ａのくり返し周期のｎ分の１（ここではｎ＝８）
の時間づつの遅延時間を有している遅延アンプ３
６Ｂ〜３６Ｈを縦続接続して構成した遅延回路
で、クロツクパルスＡをそのくり返し周期の８分
の１の時間（約22n sec）づつ遅延させて、合計
８相のクロツクパルスＡ〜Ｈを作成する。そし
て、この８相のクロツクパルスＡ〜Ｈの各々を用
いて８組の検出回路３７Ａ〜３７Ｈでそれぞれ第
２図Ａのような受信信号中の一定のくり返し、周
期の位相同期信号をサンプリングして、８相のク
ロツクパルスのうち位相同期信号を正しくサンプ
リングしうるものがどれとどれであるかを検出す
る。ここでは、本来はCRのようにデユーテイイ
比50％で受信されることが望ましい位相同期信号
がCR′のようにパルス幅が狭くなつているものと
する。 First, in FIG. 1, 31 is synchronized with the color subcarrier signal in the received television signal, and is one half of the repetition period of the phase synchronization signal in the binary signal.
This is a PLL oscillator circuit that oscillates a clock pulse A with a repetition period of 8/5f _sc (≒5.73M
Hz), and a phase detection circuit 33 that compares the phases of the oscillation output and the color subcarrier signal to synchronize them, and supplies the clock pulse A through a buffer amplifier 34. do. On the other hand, each of 35 is 1/n of the repetition period of clock pulse A (here, n=8).
Delay amplifier 3 having a delay time of
A delay circuit constructed by cascade-connecting clock pulses 6B to 36H delays clock pulse A by one-eighth of its repetition period (approximately 22 nsec) to create a total of eight phases of clock pulses A to H. Then, using each of the eight phase clock pulses A to H, eight sets of detection circuits 37A to 37H sample a phase synchronization signal with a constant repeating period in the received signal as shown in FIG. 2A, respectively. It is detected which of the eight phase clock pulses can correctly sample the phase synchronization signal. Here, it is assumed that the phase synchronization signal, which is originally desirable to be received at a duty ratio of 50% like CR, has a narrow pulse width like CR'.

すなわち、検出回路３７Ａでは、供給されるク
ロツクパルスＡにより８ビツトのシフトレジスタ
３８Ａを駆動して受信２値信号CR′を順次サンプ
リングする。そして、その２、４、６、８ビツト
目の出力をNANDゲート３９Ａに加え、１、３、
５、７ビツト目の出力を負論理NANDゲート４
０Ａに加える。ただし、シフトレジスタは水平同
期信号により予めリセツトされているものとす
る。従つて、クロツクパルスＡによつてそれぞれ
１ビツト毎に位相同期信号CR又はCR′の高レベ
ル部分（以下、“１”という）と低レベル部分
（以下、“０”という）とを交互に正しくサンプリ
ングできている場合には位相期信号CR、CR′の
７ビツト目をサンプリングしたときにゲート３９
Ａの出力I_Aが“０”になり、以後、１ビツト毎の
サンプリングの都度に“１”、“０”、…と反転す
る。一方、ゲート４０Ａの出力J_Aは、正しくサン
プリングしているときには位相同期信号CR、
CR′の１ビツト目からサンプリングの都度“１”、
“０”、“１”、…と反転する。そこで、このゲート
３９Ａ，４０Ａの出力I_A，J_Aをフリツプフロツプ
４１ＡのＴ端子およびＪ端子に加え、このフリツ
プフロツプ４１Ａを水平同期信号によつてリセツ
トするようにしておくと、所定の水平期間におい
て位相同期信号CR，CR′をクロツクパルスＡに
よつて正しくサンプリングしているときにのみフ
リツプフロツプ４１ＡのＱ端子出力K_Aが７ビツ
ト目のサンプリング時から“１”になり、以後、
１ビツトおきに“０”、“１”、…と反転する。そ
してこのフリツプフロツプ４１ＡのＱ端子出力
K_Aと端子出力_Aとをそれぞれフリツプフロツ
プ４２Ａ，４３ＡのＳ端子に加え、フリツプフロ
ツプ４２ＡのＱ端子出力L_Aをフリツプフロツプ
４３ＡのＪ端子に加え、それらを水平同期信号に
よつてリセツトするようにしておく。すると、ク
ロツクパルスＡによつて正しくサンプリングして
いるときには、第２図の如くフリツプフロツプ４
２Ａの出力L_Aは位相同期信号CR，CR′の９ビツ
ト目のサンプリング時から“１”になり、フリツ
プフロツプ４３Ａの出力_Aは11ビツト目のサン
プリング時から“１”になる。クロツクＡによつ
て正しくサンプリングされていない場合には出力
L_A，_Aはいずれも“０”のままになる。 That is, in the detection circuit 37A, the supplied clock pulse A drives an 8-bit shift register 38A to sequentially sample the received binary signal CR'. Then, the outputs of the 2nd, 4th, 6th, and 8th bits are added to the NAND gate 39A, and the 1st, 3rd, and 8th bits are added to the NAND gate 39A.
The output of the 5th and 7th bits is sent to negative logic NAND gate 4.
Add to 0A. However, it is assumed that the shift register has been reset in advance by a horizontal synchronizing signal. Therefore, the high level part (hereinafter referred to as "1") and the low level part (hereinafter referred to as "0") of the phase synchronization signal CR or CR' are alternately and correctly sampled for each bit by clock pulse A. If the 7th bit of the phase period signals CR and CR' is sampled, the gate 39
The output I _A of A becomes "0", and thereafter it is inverted to "1", "0", etc. each time one bit is sampled. On the other hand, when the output J _A of the gate 40A is correctly sampled, the phase synchronization signal CR,
From the 1st bit of CR′, it becomes “1” every time it is sampled,
It is inverted as “0”, “1”, etc. Therefore, if the outputs I _A and J _A of the gates 39A and 40A are applied to the T and J terminals of the flip-flop 41A, and the flip-flop 41A is reset by a horizontal synchronizing signal, the phase will be fixed in a predetermined horizontal period. Only when the synchronizing signals CR and CR' are correctly sampled by the clock pulse A, the Q terminal output K _A of the flip-flop 41A becomes "1" from the sampling of the 7th bit, and from then on,
Every other bit is inverted as "0", "1", etc. And the Q terminal output of this flip-flop 41A
Apply K _A and terminal output _A to the S terminals of flip-flops 42A and 43A, respectively, apply the Q terminal output L _A of flip-flop 42A to the J terminal of flip-flop 43A, and reset them by the horizontal synchronizing signal. . Then, when sampling is performed correctly by clock pulse A, flip-flop 4 is output as shown in FIG.
The output L _A of the flip-flop 43A becomes "1" from the sampling of the 9th bit of the phase synchronization signals CR, CR', and the output _A of the flip-flop 43A becomes "1" from the sampling of the 11th bit. Output if not sampled correctly by clock A
Both L _A and _A remain at "0".

検出回路３７Ｂ〜３７Ｈも同様の回路であり、
それぞれ少しづつ位相のずれているクロツクパル
スＢ〜Ｈによつて受信位相同期信号CR，CR′を
サンプリングして、検出出力L_B〜L_H，_B〜_Hを
出力する。 The detection circuits 37B to 37H are also similar circuits,
The received phase synchronization signals CR and CR' are sampled by clock pulses B to H whose phases are slightly shifted from each other, and detection outputs L _B to L _H and _B to _H are output.

第２図に示した動作例においては、歪んだ形で
受信された位相同期信号CR′を８相のクロツクパ
ルスＡ〜Ｈにより検出回路３７Ａ〜３７Ｈでサン
プリングしたときに、そのうちのクロツクパルス
Ａ〜Ｄによつてのみ位相同期信号CR′正しくサン
プリングすることができて検出出力L_A〜L_D，_A
〜_Dを出力しており、他の位相のクロツクパル
スＥ〜Ｈによつては正しくサンプリングできてい
ない（クロツクパルスＥ〜Ｈの位相が位相同期信
号CR′の“１”期間から外れてしまつている）の
で検出出力L_H〜L_H，_A〜_Dは出力していないよ
うになつている。もちろん、受信された位相同期
信号CR′のパルス幅や位相に応じて、たとえばク
ロツクパルスＣ〜Ｇによつてのみ正しくサンプリ
ングすることができる等の、他の検出状態で検出
出力L_A〜L_H，_A〜_Hを発生する。また、位相同
期信号CRのように所定のデユーテイ比50％で受
信された場合には、クロツクパルスＡ〜Ｈの全て
によつて正しくサンプリングすることができるの
で、このときには全ての検出出力L_A〜L_H，_A〜
Ｍ_Hを発生する。ここで、それぞれの検出出力L_A
〜L_H，_A〜_Hは各サンプリングクロツクＡ〜Ｈ
の位相に応じて、発生時点が少しづつ異なつてい
る。 In the operation example shown in FIG. 2, when the phase synchronization signal CR' received in a distorted form is sampled by the detection circuits 37A to 37H using eight phase clock pulses A to H, one of the clock pulses A to D is sampled by the detection circuits 37A to 37H. Only then can the phase synchronized signal CR′ be correctly sampled and the detection output L _A ~ L _D , _A
~ _D , and sampling cannot be performed correctly using clock pulses E~H of other phases (the phases of clock pulses E~H are out of the "1" period of phase synchronization signal CR'). Therefore, the detection outputs L _H to L _H and _A to _D are not output. Of course, depending on the pulse width and phase of the received phase synchronization signal CR', the detection outputs L _A -L _H , Generate _A to _H. Furthermore, when the phase synchronized signal CR is received at a predetermined duty ratio of 50%, it can be sampled correctly using all of the clock pulses A to H, so in this case all detection outputs L _A to L _H , _A ~
Generates M _H. Here, each detection output L _A
~L _H , _A ~ _H are each sampling clock A ~ H
The timing of occurrence differs slightly depending on the phase of

次に、これらの検出回路３７Ａ〜３７Ｈからの
検出出力L_A〜L_Hを８ビツトのラツチ回路４４に
加え、検出出力_A〜_Hを８ビツトのラツチ回路
４５に加える。そして、検出出力_A−_Hを負論
理NORゲート４６に加えて、位相同期信号CR，
CR′の11ビツト目においてそれらの検出出力_A
〜_Hのうちの最先のものが発生されたときに出
力Ｎを発生し、これをインバータ４７で反転しか
つわずかに遅延させてから、ラツチパルスとして
ラツチ回路４４，４５に加える。ラツチ回路４
４，４５は予め水平同期信号によりリセツトして
おく。かくすると、ラツチ回路４４では検出回路
３７〜３７Ｈの検出出力L_A〜L_Hのうち“１”に
なつているもの全てをラツチし、ラツチ回路４５
では検出回路３７Ａ〜３７Ｈの検出出力_A〜_H
のうち最先に“１”になつたもののみをラツチす
ることができる。 Next, detection outputs L _A to L _H from these detection circuits 37A to 37H are applied to an 8-bit latch circuit 44, and detection outputs _A to _H are applied to an 8-bit latch circuit 45. Then, the detection output _A - _H is applied to the negative logic NOR gate 46, and the phase synchronization signal CR,
Their detection output _A at the 11th bit of CR′
~ When the earliest of _H is generated, an output N is generated which is inverted and slightly delayed by inverter 47 and then applied as a latch pulse to latch circuits 44 and 45. Latch circuit 4
4 and 45 are reset in advance by a horizontal synchronizing signal. In this way, the latch circuit 44 latches all of the detection outputs L _A to L _H of the detection circuits 37 to 37H that are "1", and the latch circuit 45
Then, the detection outputs _A to _H of the detection circuits 37A to 37H
Only the one that becomes "1" first can be latched.

すなわち、ラツチ回路４４ではクロツクパルス
Ａ〜Ｈのうち位相同期信号CR，CR′を正しくサ
ンプリングすることができるものがどれとどれと
であるかということをラツチし、ラツチ回路４５
ではクロツクパルスＡ〜Ｈのうち位相同期信号
CR，CR′を正しくサンプリングすることができ
るものの中で位相が最先のものはいずれであるか
ということをラツチする。 That is, the latch circuit 44 latches which of the clock pulses A to H can correctly sample the phase synchronization signals CR, CR', and the latch circuit 45
Then, among the clock pulses A to H, the phase synchronization signal
It is latched to determine which one has the earliest phase among those that can correctly sample CR and CR'.

第２図の動作例であれば、ラツチ回路４４は検
出出力L_A，L_B，L_C，L_Dをラツチし、ラツチ回路
４５は検出出力_Aをラツチする。 In the operation example shown in FIG. 2, the latch circuit 44 latches the detection outputs _LA , _LB , _LC , and _LD , and the latch circuit 45 latches the detection output _A.

そこで、このラツチ回路４４のラツチ出力を判
別回路４８に加え、位相同期信号CR，CR′をサ
ンプリングするのに最も適したクロツクパルスは
いずれのものであるかを判別する。すなわち、判
別回路４８はラツチ回路４４を介して入力される
検出出力L_A〜L_Hによりアドレス指定される一種
のメモリで、検出出力L_AL_Hのうち“１”出力に
なつているものがどれであるかに従つて、その
“１”出力になつている検出出力に対応するクロ
ツクパルスＡ〜Ｈのうちの中央に位置する位相の
ものを最適クロツクパルスと判別し、それをあら
わす３ビツトのコード信号“abc”を出力する。
ただし、“１”出力のものが偶数個である場合に
は、中央部の２つのうち位相の早い方のものを出
力する。たとえば、上述の第２図の場合であれ
ば、検出出力L_A〜L_Dに対応するクロツクパルス
Ａ〜ＤのうちクロツクパルスＢを最適のものと判
別してコード信号“001”を出力する。また、検
出出力Ｃ〜Ｇが“１”である場合には、クロツク
パルスＥを最適のものと判別してコード“100”
を出力する。なお、検出出力L_A〜L_Hが全て“１”
出力であるときには、上記のコード信号とは関係
なく切換出力Ｘを判別回路４８から出力する。 Therefore, the latch output of the latch circuit 44 is applied to a determining circuit 48 to determine which clock pulse is most suitable for sampling the phase synchronized signals CR, CR'. That is, the discrimination circuit 48 is a type of memory that is addressed by the detection outputs L _A to L _H inputted via the latch circuit 44, and the detection output L _A L _H that is set to "1" output is a type of memory. Depending on which one is, the one with the phase located in the center among the clock pulses A to H corresponding to the detection output that is the "1" output is determined to be the optimal clock pulse, and a 3-bit code representing it is determined. Outputs the signal “abc”.
However, if there is an even number of "1" outputs, the one with the earlier phase among the two in the center is output. For example, in the case of FIG. 2 described above, clock pulse B is determined to be the optimum one among the clock pulses A to D corresponding to the detection outputs _LA to L _D , and the code signal "001" is output. In addition, when the detection outputs C to G are "1", the clock pulse E is determined to be the optimum one and the code "100" is generated.
Output. In addition, detection outputs L _A to L _H are all “1”
When it is an output, the switching output X is output from the discrimination circuit 48 regardless of the above code signal.

一方、ラツチ回路４５のラツチ出力は判別回路
４９に加え、検出出力L_A〜L_Hが全て“１”出力
であるときにはそのときに位相同期信号CRを正
しくサンプリングできる最先位相のクロツクパル
スから５番目の位相のクロツクパルスを最適のも
のと判別して、それをあらわす３ビツトのコード
信号“abc”を出力する。全てての検出出力L_A〜
L_Hが“１”出力であるときには判別回路４８で
は最適位相を判別することができないので、その
かわりに判別回路４９で最先位相を基準として最
適位相を判別するのである。 On the other hand, the latch output of the latch circuit 45 is added to the discriminator circuit 49, and when the detection outputs L _A to L _H are all "1" outputs, the latch output of the latch circuit 45 is output from the fifth clock pulse from the earliest phase that can correctly sample the phase synchronization signal CR. The clock pulse having a phase of All detection outputs L _A ~
When L _H outputs "1", the discrimination circuit 48 cannot discriminate the optimum phase, so instead, the discrimination circuit 49 discriminates the optimum phase using the earliest phase as a reference.

そこで、これら判別回路４８，４９からの最適
位相の判別回路をそれぞれセレクタ５０に加え、
判別回路４８からの切換出力ｘによりそれらを切
換えて出力する。すなわち、全ての検出出力L_A
〜L_Hが“１”出力であるときには判別回路４９
からの判別出力を、それ以外のときには判別回路
４８からの判別出力を、それぞれ切換えて出力
し、クロツクパルス選択回路５１に加える。クロ
ツクパルス選択回路５１では、このセレクタ５０
からの判別出力に従つて、８相のクロツクパルス
Ａ〜Ｈのうちからその判別出力に対応する最適ク
ロツクパルスを選択し、出力端子５２に出力す
る。 Therefore, the optimum phase discrimination circuits from these discrimination circuits 48 and 49 are added to the selector 50, respectively.
These are switched and outputted by the switching output x from the discrimination circuit 48. That is, all detection outputs L _A
~L When _H is a “1” output, the discrimination circuit 49
At other times, the discrimination output from the discrimination circuit 48 is switched and outputted, respectively, and added to the clock pulse selection circuit 51. In the clock pulse selection circuit 51, this selector 50
According to the discrimination output from the 8-phase clock pulse A to H, the optimum clock pulse corresponding to the discrimination output is selected and outputted to the output terminal 52.

例えば、上述の第２図の場合であれば、セレク
タ５０を判別回路４８側に切換え、判別回路４８
コード信号“001”に従つてクロツクパルスＢを
選択して出力する。また、全ての検出出力L_A〜
L_Hが“１”出力で検出出力_Aが最先位相であつ
た場合には、セレクタ５０を判別回路４９側に切
換え、判別回路４９からのコード信号“100”に
従つてクロツクパルスＥを選択して出力する。 For example, in the case of FIG. 2 described above, the selector 50 is switched to the discrimination circuit 48 side, and the discrimination circuit 48
Clock pulse B is selected and output according to the code signal "001". In addition, all detection outputs L _A ~
When _LH outputs "1" and detection output _A has the first phase, the selector 50 is switched to the discrimination circuit 49 side, and the clock pulse E is selected according to the code signal "100" from the discrimination circuit 49. and output it.

そこで、この出力端子５２からのクロツクパル
スをサンプリングクロツクとして用いて、上述の
位相同期信号に続いて受信されるデイジタル信号
をサンプリングすることにより、最も適した位相
で正確に受信することができる。 Therefore, by using the clock pulse from the output terminal 52 as a sampling clock to sample the digital signal received following the above-mentioned phase synchronization signal, it is possible to accurately receive the digital signal at the most suitable phase.

このように、本装置においては、クロツクパル
スを分周によらず、発振出力の遅延とそれぞれの
遅延出力によるサンプリング状態の検出による最
適位相の判別とにより、妨害の発生が少なく、し
かもデイジタル処理回路で検出や判別を行なうこ
とができてIC化にも適した、有用な効果を得る
ことができるものである。 In this way, this device does not rely on frequency division of the clock pulse, but rather determines the optimal phase by delaying the oscillation output and detecting the sampling state using each delayed output, thereby reducing the occurrence of interference and using a digital processing circuit. It can perform detection and discrimination, is suitable for IC implementation, and can produce useful effects.

なお、上記実施例においては遅延したそれぞれ
のクロツクパルスにより８ビツト分の基準位相信
号をサンプリングするようにしたが、このサンプ
リングするビツト数は任意に増減してよい。 In the above embodiment, 8 bits of the reference phase signal are sampled by each delayed clock pulse, but the number of sampled bits may be increased or decreased as desired.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例における同期装置の
回路図、第２図はその各部の波形図である。３１……クロツクパルス発振回路、３２……発
振回路、３３……位相検波回路、３４……バツフ
アアンプ、３５……遅延回路、３６Ｂ〜３６Ｈ…
…遅延アンプ、３７Ａ〜３７Ｈ……検出回路、３
８Ａ……シフトレジスタ、３９Ａ……NANDゲ
ート、４０Ａ……負論理NANDゲート、４１Ａ，
４２Ａ，４３Ａ……フリツプフロツプ、４４，４
５……ラツチ回路、４６……負論理NORゲート、
４７……インバータ、４８，４９……判別回路、
５０……セレクタ、５１……クロツクパルス選択
回路、５２……出力端子。 FIG. 1 is a circuit diagram of a synchronizer according to an embodiment of the present invention, and FIG. 2 is a waveform diagram of each part thereof. 31... Clock pulse oscillation circuit, 32... Oscillation circuit, 33... Phase detection circuit, 34... Buffer amplifier, 35... Delay circuit, 36B to 36H...
...Delay amplifier, 37A to 37H...Detection circuit, 3
8A...Shift register, 39A...NAND gate, 40A...Negative logic NAND gate, 41A,
42A, 43A...Flip-flop, 44, 4
5...Latch circuit, 46...Negative logic NOR gate,
47... Inverter, 48, 49... Discrimination circuit,
50...Selector, 51...Clock pulse selection circuit, 52...Output terminal.

Claims

【特許請求の範囲】[Claims]

１伝送されてくる２値信号中の一定周期のくり
返し信号からなる位相同期信号の２分の１のくり
返し周期を有するクロツクパルスを発振するクロ
ツク発振回路と、このクロツクパルスを上記くり
返し周期のｎ分の１（ｎは２以上の整数）の時間
づつ遅延させてｎ相のクロツクパルスを作成する
遅延回路と、上記ｎ相のクロツクパルスを用いて
上記位相同期信号をそれぞれ所定ビツト数の期間
サンプリングしその所定ビツト数を正しくサンプ
リングしたときにのみ出力を発生するｎ個のサン
プリング検出回路と、上記ｎ個のサンプリング検
出回路のうちのいずれのものから検出出力が発生
されているかに応じてそのｍ個（ｍは整数、ｍ＜
ｎ）の検出出力に対応する上記ｎ相のクロツクパ
ルスのうちの中央に位置する位相のものを判別
し、上記ｎ個のサンプリング検出回路の全てから
検出出力が得られたとき切換出力を発生する第１
の判別回路と、上記ｎ個のサンプリング検出回路
のうちのいずれのものから検出出力が発生されて
いるかに応じて上記位相同期信号を正しくサンプ
リングできる最先位相のクロツクパルスから所定
番目の位相のクロツクパルスを判別する第２の判
別回路と、これら第１、第２の判別回路の出力に
より上記切換出力が得られたときには第２の判別
回路の判別出力、それ以外のときには第１の判別
回路の判別出力に従つて上記ｎ相のクロツクパル
スのうちから所定の位相のクロツクパルスを上記
２値信号サンプリング用として出力する切換回路
とを備えたことを特徴とする同期装置。1. A clock oscillation circuit that oscillates a clock pulse having a repetition period of 1/2 of a phase synchronization signal consisting of a repeated signal of a constant period in the transmitted binary signal, and a clock oscillation circuit that oscillates a clock pulse having a repetition period of 1/2 of the repetition period of the (where n is an integer of 2 or more) to create an n-phase clock pulse, and a delay circuit that samples the phase synchronization signal for a predetermined number of bits using the n-phase clock pulse, and samples the same for a predetermined number of bits. n sampling detection circuits that generate an output only when correctly sampled, and m sampling detection circuits (where m is an integer) , m<
a clock pulse of the phase located in the center among the clock pulses of the n phases corresponding to the detection outputs of n), and generates a switching output when detection outputs are obtained from all of the n sampling detection circuits; 1
and a clock pulse of a predetermined phase from the clock pulse of the earliest phase that can correctly sample the phase synchronization signal, depending on which one of the n sampling detection circuits generates the detection output. A second discrimination circuit discriminates, and when the above switching output is obtained by the outputs of the first and second discrimination circuits, the discrimination output of the second discrimination circuit is provided, and in other cases, the discrimination output of the first discrimination circuit. and a switching circuit for outputting a clock pulse of a predetermined phase from among the n-phase clock pulses for sampling the binary signal.