JPH0134412B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はインバータ制御回路に係り、特に可変
周波数電源におけるインバータの出力周波数を制
御するための信号を形成する回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an inverter control circuit, and more particularly to a circuit for forming a signal for controlling the output frequency of an inverter in a variable frequency power supply.

従来、この種制御回路としてレートマルチプラ
イヤを用いた第１図に示すようなものが知られて
いる。これはレートマルチプライヤRMにパルス
発生器PGからのクロツクパルスを与え、制御入
力Ｍとして２進６ビツトの信号を与えると、 fout＝Ｍ／2⁶・fin なる出力周波数が１Hzステツプで得られるもので
ある。そして、制御入力（Ｍ）に対する出力周波
数foutの変化特性は第２図に示すように直線的な
ものであり、単に所望周波数の信号を取出すので
あれば要求を満たし得るものである。 Conventionally, as this type of control circuit, a circuit as shown in FIG. 1 using a rate multiplier is known. This means that when a clock pulse from the pulse generator PG is applied to the rate multiplier RM and a 6-bit binary signal is applied as the control input M, an output frequency of fout = M/2 ⁶ fin can be obtained in 1Hz steps. be. The change characteristic of the output frequency fout with respect to the control input (M) is linear as shown in FIG. 2, and the requirement can be met if only a signal of a desired frequency is extracted.

しかしながら、この回路は出力パルス間隔が均
一にならない場合があり、この結果インバータの
出力周波数が変動し、負荷特性に悪影響を及ぼす
とか、周波数変化率が大であることによる周波数
切換え時の回転数変化のシヨツクが大である等の
不具合がある。これを具体的に説明すると、制御
入力Ｍ＝17の場合、出力パルス間隔をｔとすると
第３図に示すようにtmaxとtminとの比は、 tmax／tmin＝２ となり、ばらつきが大きく、しかも低周波ほど顕
著である。 However, in this circuit, the output pulse intervals may not be uniform, and as a result, the output frequency of the inverter fluctuates, which may have an adverse effect on load characteristics, or the rotation speed may change when switching frequencies due to a large frequency change rate. There are problems such as a large shot. To explain this specifically, when the control input M = 17, and the output pulse interval is t, the ratio between tmax and tmin is tmax/tmin = 2, as shown in Figure 3, and the variation is large. It is more noticeable at lower frequencies.

本発明は上述の点に鑑みてなされたもので、制
御入力最上位ビツトを固定したレートマルチプラ
イヤの出力を分周器に与え、制御入力最上位ビツ
トで制御されるデータセレクタによりレートマル
チプライヤまたは分周器の出力を取出すことによ
り、信号間隔のばらつきの少ない出力パルスを生
じ得るインバータ制御回路を構成したものであ
る。 The present invention has been made in view of the above points, and the output of a rate multiplier with the most significant control input bit fixed is given to a frequency divider, and the rate multiplier or By extracting the output of the frequency divider, an inverter control circuit is constructed that can generate output pulses with less variation in signal intervals.

以下第４図乃至第８図を参照して本発明の実施
例を説明する。 Embodiments of the present invention will be described below with reference to FIGS. 4 to 8.

第４図は本発明の一実施例を示したもので、レ
ートマルチプライヤRMの制御入力最上位ビツト
“１”に固定されており、その出力は直接および
分周器Ｄを介してデータセレクタDSに与えられ
る。データセレクタDSは、レートマルチプライ
ヤRMの６ビツト信号としての制御入力Ｍ中の最
上位ビツト信号によつて信号選択を行うもので、
レートマルチプライヤRMから直接与えられる信
号または分周器Ｄを介して与えられる信号を取出
す。制御入力Ｍは本発明に係る制御回路により制
御されるインバータの出力周波数を決める周波数
データとして図示しない周波数設定回路から与え
られる。 FIG. 4 shows an embodiment of the present invention, in which the control input most significant bit of the rate multiplier RM is fixed to "1", and its output is directly and via a frequency divider D to the data selector DS. given to. The data selector DS performs signal selection based on the most significant bit signal of the control input M as a 6-bit signal of the rate multiplier RM.
A signal provided directly from the rate multiplier RM or a signal provided via the frequency divider D is taken out. The control input M is given from a frequency setting circuit (not shown) as frequency data that determines the output frequency of the inverter controlled by the control circuit according to the present invention.

この回路において、制御入力Ｍの最上位ビツト
が“１”の場合は、データセレクタDSがレート
マルチプライヤRMの出力を選択するから第１図
の回路と同様である。 In this circuit, when the most significant bit of the control input M is "1", the data selector DS selects the output of the rate multiplier RM, so it is the same as the circuit shown in FIG.

一方、最上位ビツトが“０”の場合は、データ
セレクタDSが分周器Ｄの出力を選択するから出
力周波数foutと入力周波数finとの関係は、 fout＝｛１／２×（32＋Ｍ）／64｝×fin となる。仮にfin＝64Hz、Ｍ＝０〜31とすると
fout＝16〜31.5Hzとなる。 On the other hand, when the most significant bit is "0", the data selector DS selects the output of the frequency divider D, so the relationship between the output frequency fout and the input frequency fin is fout = {1/2 x (32 + M) / 64}×fin. If fin=64Hz, M=0~31
fout=16 to 31.5Hz.

第５図はこの変化特性を示したもので、制御入
力Ｍ＝０〜32の範囲では0.5Hzステツプで16〜
31.5Hzの周波数出力が、またＭ＝33〜63の範囲で
は１Hzステツプで32〜63Hzの周波数出力が得られ
ることを示している。 Figure 5 shows this change characteristic. In the range of control input M = 0 to 32, the control input ranges from 16 to 32 in 0.5Hz steps.
It is shown that a frequency output of 31.5 Hz can be obtained, and in the range of M=33 to 63, a frequency output of 32 to 63 Hz can be obtained in 1 Hz steps.

この第５図の特性を第２図の特性と比較する
と、制御入力Ｍ＝０〜63に対し出力周波数fout＝
16〜63Hzとなり、16〜31.5Hzの範囲はより滑らか
な周波数変化を示し、32〜63Hzの範囲は第２図と
同様の周波数変化を示すから、低周波でのインバ
ータ出力周波数の変動を小さく抑えることができ
る。 Comparing the characteristics shown in Figure 5 with the characteristics shown in Figure 2, the output frequency fout =
The range of 16 to 31.5 Hz shows smoother frequency changes, and the range of 32 to 63 Hz shows the same frequency changes as shown in Figure 2, so fluctuations in the inverter output frequency at low frequencies are kept small. be able to.

第６図は第３図と対比すべき出力波形図であ
り、出力周波数foutは同様に17Hzであるが、レー
トマルチプライヤRMの出力を分周器Ｄを介して
取り出しているため、パルス間隔比が改善されて
いる。すなわち、第１図の回路に相当する第３図
の場合は、最大周期tmaxの1/2周期tminで発生
するパルスが２個あるが、第６図の場合は中間周
期tmidでは発生するパルスが２個あるが最小周
期tminでパルスが発生するのは１回だけである。
したがつてレートマルチプライヤRMの６ビツト
に相当する符号０ないし64の範囲で発生する17個
のパルスの中ではパルス間隔比tmax／tmin＝２
になる頻度が少なくなり、信号間隔のばらつきが
減少する。 Figure 6 is an output waveform diagram that should be compared with Figure 3. The output frequency fout is also 17Hz, but since the output of the rate multiplier RM is taken out via the frequency divider D, the pulse interval ratio has been improved. In other words, in the case of Fig. 3, which corresponds to the circuit of Fig. 1, there are two pulses generated at half the period tmin of the maximum period tmax, but in the case of Fig. 6, there are two pulses generated at the intermediate period tmid. Although there are two, a pulse is generated only once in the minimum period tmin.
Therefore, among the 17 pulses generated in the range of codes 0 to 64 corresponding to 6 bits of the rate multiplier RM, the pulse interval ratio tmax/tmin = 2.
This reduces the frequency of signal spacing and reduces the variation in signal intervals.

第７図は本発明の他の実施例を示したもので、
第４図の実施例に分周器を２段追加することによ
り４〜15.75Hzの周波数の出力を形成し得るよう
にしたものである。この場合データセレクタDS
は４入力のものとし、２ビツト制御入力を与える
必要がある。 FIG. 7 shows another embodiment of the present invention,
By adding two stages of frequency dividers to the embodiment shown in FIG. 4, it is possible to generate an output with a frequency of 4 to 15.75 Hz. In this case the data selector DS
is assumed to have 4 inputs, and it is necessary to provide a 2-bit control input.

この考え方を敷衍すれば、分周器の段数を増
し、データセレクタDSをそれに応じたものとす
ることによつて一層細かいステツプの低周波出力
を形成することができる。 By extending this idea, it is possible to form a low frequency output with even finer steps by increasing the number of frequency divider stages and adjusting the data selector DS accordingly.

第８図は第７図の回路の出力特性を示したもの
で、４〜7.875Hzまでは0.125Hzステツプで、８〜
15.75Hzでは0.25Hzステツプで出力を生じ、16Hz
以上は第５図の特性につながる。 Figure 8 shows the output characteristics of the circuit in Figure 7, with 0.125Hz steps from 4 to 7.875Hz, and 0.125Hz steps from 8 to 7.875Hz.
15.75Hz produces output in 0.25Hz steps, 16Hz
The above leads to the characteristics shown in FIG.

本発明は上述のように、低周波数ほどステツプ
の小さな周波数変化を示す出力を形成するように
したため、インバータに対し出力周波数変化が滑
らかになるような制御信号を与えることができ、
インバータ出力の周波数のゆらぎを低減すること
ができる。そして、この周波数制御は等比的に行
うことができ、制御特性が良好となる。 As described above, the present invention forms an output that shows a frequency change with a smaller step as the frequency becomes lower. Therefore, it is possible to give a control signal to the inverter that makes the output frequency change smoother.
Fluctuations in the frequency of the inverter output can be reduced. This frequency control can be performed geometrically, resulting in good control characteristics.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のインバータ制御回路を示す回路
図、第２図は第１図の回路の制御入力対出力周波
数特性図、第３図は同回路における出力周波数17
Hzのときの出力信号を示す図、第４図は本発明の
一実施例の回路図、第５図は同実施例の制御入力
対出力周波数特性図、第６図は同実施例における
出力周波数17Hzのときの出力信号を示す図、第７
図は本発明の他の実施例の回路図、第８図はこの
他の実施例の制御入力対出力周波数特性図であ
る。 RM……レートマルチプライヤ、PG……パル
ス発生器、Ｄ……分周器、DS……データセレク
タ。 Figure 1 is a circuit diagram showing a conventional inverter control circuit, Figure 2 is a control input versus output frequency characteristic diagram of the circuit in Figure 1, and Figure 3 is an output frequency 17 in the same circuit.
4 is a circuit diagram of one embodiment of the present invention, FIG. 5 is a control input versus output frequency characteristic diagram of the same embodiment, and FIG. 6 is an output frequency in the same embodiment. Diagram showing the output signal at 17Hz, No. 7
The figure is a circuit diagram of another embodiment of the present invention, and FIG. 8 is a control input versus output frequency characteristic diagram of this other embodiment. RM...Rate multiplier, PG...Pulse generator, D...Divider, DS...Data selector.

Claims (1)

【特許請求の範囲】 １ 最上位ビツトは“１”固定で上位１または２
以上のビツトを除いた制御入力が、最上位ビツト
を除く制御入力用端子に与えられ、前記制御入力
に応じた周波数の出力パルスを形成するレートマ
ルチプライヤと、 このレートマルチプライヤの出力を分周した出
力を形成する１または２以上の分周器と、 前記上位１または２以上のビツトの制御入力が
与えられて前記レートマルチプライヤおよび分周
器の出力を選択的に取り出すデータセレクタとを
そなえたインバータ制御回路。[Claims] 1. The most significant bit is fixed to “1” and the highest bit is 1 or 2.
A control input excluding the above bits is applied to a control input terminal excluding the most significant bit, and a rate multiplier that forms an output pulse with a frequency according to the control input, and a rate multiplier that divides the output of this rate multiplier. the rate multiplier and the frequency divider; and a data selector that receives a control input of the one or more upper bits and selectively takes out the outputs of the rate multiplier and the frequency divider. Inverter control circuit.