JP3049582B2 - Pattern generation circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ディジタル通信を試
験するパターン発生器において、通信ビット数を任意に
可変するパターン発生回路についてのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern generator for testing a digital communication, the pattern generator being capable of arbitrarily varying the number of communication bits.

【０００２】[0002]

【従来の技術】次に、従来技術による固定ビット長のパ
ターン発生回路の構成を図３に示す。図３の１は分周回
路、２Ａ〜２Ｄはスイッチ、３はセレクタである。分周
回路１は固定ビット長パターン発生用クロック１９を入
力とし、１／２分周信号２０と１／４分周信号２１を出
力する。2. Description of the Related Art FIG. 3 shows the configuration of a conventional pattern generating circuit having a fixed bit length. In FIG. 3, 1 is a frequency dividing circuit, 2A to 2D are switches, and 3 is a selector. The frequency dividing circuit 1 receives a fixed bit length pattern generating clock 19 as an input and outputs a 1/2 frequency dividing signal 20 and a 1/4 frequency dividing signal 21.

【０００３】スイッチ２Ａ〜２Ｄは、あらかじめスイッ
チがオンの時に出力するレベルが設定されており、スイ
ッチがオンすると共にセレクタ３に入力する。図３で
は、セレクタ３は例えば４−１セレクタを使用し、１／
２分周信号２０と１／４分周信号２１を入力する。１／
２分周信号２１と１／４分周信号２２はスイッチ２Ａ〜
２Ｄのいずれかを選択するためのセレクト信号であり、
２ビットでカウントアップし、スイッチ２Ａ〜２Ｄを順
に選択する。The switches 2A to 2D have preset levels to be output when the switches are turned on, and are input to the selector 3 when the switches are turned on. In FIG. 3, the selector 3 uses, for example, a 4-1 selector, and 1 /
The divide-by-2 signal 20 and the 周 -divided signal 21 are input. 1 /
The divide-by-2 signal 21 and the 信号 -divided signal 22 are provided by switches 2A to
A select signal for selecting any of 2D,
The count is incremented by 2 bits, and switches 2A to 2D are sequentially selected.

【０００４】次に、図３の動作を図４のタイミングチャ
ートを参照して説明する。図４では、図３のスイッチ２
Ａ〜２Ｄはそれぞれ「０」、「０」、「１」、「１」が
設定され、２クロック間０、２クロック間１の１：１信
号を発生している場合についての動作を説明している。
図４のアは固定ビット長パターン発生用クロック１９、
イは１／２分周の出力信号２０、ウは１／４分周の出力
信号２１、エは固定ビット長パターン２２の波形であ
る。Next, the operation of FIG. 3 will be described with reference to a timing chart of FIG. In FIG. 4, switch 2 of FIG.
A to 2D are set to “0”, “0”, “1”, and “1”, respectively, and the operation when a 1: 1 signal of 0 for 2 clocks and 1 for 2 clocks is generated will be described. ing.
FIG. 4A shows a clock 19 for generating a fixed bit length pattern,
A is a 1/2 frequency output signal 20, C is a 1/4 frequency output signal 21, and D is a fixed bit length pattern 22 waveform.

【０００５】図４アの固定ビット長発生クロック１９が
分周回路１に入力すると、図４イ・ウに示すように１／
２分周信号２０と１／４分周信号２１を出力する。図４
イ・ウの信号はイが下位ビット、ウが上位ビットの２ビ
ットカウンタとしてカウントアップし、セレクタ３に入
力するスイッチ２Ａ〜２Ｄの出力を順次選択する。図４
エはセレクタ３の出力信号であり、１：１のパターンを
出力している。When the fixed bit length generation clock 19 shown in FIG. 4A is input to the frequency divider 1, as shown in FIG.
The frequency-divided signal 20 and the quarter-frequency signal 21 are output. FIG.
The signal of uu counts up as a 2-bit counter of a lower bit and a higher bit of c, and sequentially selects the outputs of the switches 2A to 2D input to the selector 3. FIG.
D is an output signal of the selector 3 and outputs a 1: 1 pattern.

【０００６】[0006]

【発明が解決しようとする課題】図４の構成では、出力
されるパターン２２のビット長は固定ビット長発生クロ
ック信号１９に依存し、固定ビット長発生クロック１９
が一定であると任意のビット長に可変する事はできな
い。この発明は、固定ビット長のパターン発生回路に手
を加えず、出力されるパターン２２をトリガにし、固定
ビット長発生クロックに高速のクロックを合成し、固定
ビット長のパターンを可変ビット長のパターンとして発
生させることを目的とする。In the configuration of FIG. 4, the bit length of the output pattern 22 depends on the fixed bit length generation clock signal 19, and the fixed bit length generation clock 19
Cannot be changed to an arbitrary bit length if is constant. According to the present invention, a fixed-bit-length pattern generating circuit is not modified, the output pattern 22 is used as a trigger, a high-speed clock is synthesized with a fixed-bit-length generating clock, and a fixed-bit-length pattern is converted to a variable-bit-length It is intended to be generated as.

【０００７】[0007]

【課題を解決するための手段】この目的を達成するた
め、この発明では、パターン信号１９を入力とし、分周
信号２０・２１を出力する分周回路１と、あらかじめ設
定された信号を出力するスイッチ２の出力を入力とし、
分周信号２０・２１によりスイッチ２を切り替え、固定
長パターン信号２２を出力するパターン発生回路におい
て、パターン発生用クロック信号１２と、パターン発生
用クロック信号１２の整数倍の入力クロック信号１１を
入力とし、パターン発生用クロック信号１２の遅延信号
を出力するシフトレジスタ４と、シフトレジスタ４の複
数の出力を入力とし、スイッチ５Ａ・５Ｂによりセレク
トした信号を出力するセレクタ５と、入力クロック信号
１１とパターン発生用クロック信号１２とセレクタ５の
反転出力と固定長パターン信号２２を入力とし、ビット
調整クロック信号１８を出力するゲート６と、パターン
発生用クロック信号１２とビット調整クロック信号１８
の反転信号を入力とし、可変ビット長発生クロック信号
１９を出力するゲート７とを備え、ゲート７の出力を分
周回路１に入力する。In order to achieve this object, according to the present invention, a frequency dividing circuit 1 which receives a pattern signal 19 and outputs frequency divided signals 20 and 21 and outputs a preset signal. With the output of switch 2 as input,
A pattern generation circuit that switches the switch 2 by the frequency-divided signals 20 and 21 and outputs a fixed-length pattern signal 22 receives a pattern generation clock signal 12 and an input clock signal 11 that is an integral multiple of the pattern generation clock signal 12. A shift register 4 for outputting a delayed signal of a clock signal 12 for pattern generation, a selector 5 which receives a plurality of outputs of the shift register 4 and outputs a signal selected by switches 5A and 5B, an input clock signal 11 and a pattern The gate 6 which receives the generation clock signal 12, the inverted output of the selector 5, and the fixed-length pattern signal 22 and outputs the bit adjustment clock signal 18, the pattern generation clock signal 12 and the bit adjustment clock signal 18
, And a gate 7 for outputting a variable bit length generation clock signal 19. The output of the gate 7 is input to the frequency dividing circuit 1.

【０００８】[0008]

【作 用】次に、この発明によるパターン発生回路の構
成を図１に示す。図１の４はパターン発生用のクロック
信号を遅延するシフトレジスタ、５は短縮するビット長
を選択するセレクタ、６はビット調整クロック信号をつ
くるゲート回路、７は可変ビット長発生クロックを発生
するゲート回路、５Ａ・５Ｂは短縮するビット長を選択
するスイッチであり、他は図３と同じである。FIG. 1 shows the configuration of a pattern generating circuit according to the present invention. 1 is a shift register for delaying a clock signal for generating a pattern, 5 is a selector for selecting a bit length to be shortened, 6 is a gate circuit for generating a bit adjustment clock signal, and 7 is a gate for generating a variable bit length generation clock. The circuits 5A and 5B are switches for selecting the bit length to be shortened, and the other components are the same as those in FIG.

【０００９】図１で、シフトレジスタ４に例えば４ビッ
トのものを使用すると、シフトレジスタ４のＴ端子に入
力する入力クロック信号１１のタイミングでパターン発
生用信号１２を入力し、１クロックずつシフトして出力
する。シフトレジスタ４の出力はそれぞれ４−１セレク
タ５の５Ａ〜５Ｄに入力する。４−１セレクタ５のセレ
クト信号はスイッチ５Ａ・５Ｂにより２ビット信号とし
て設定され、４−１セレクタ５の５Ａ〜５Ｄ端子のうち
１つを選択して出力する。In FIG. 1, if a 4-bit shift register is used, for example, a pattern generation signal 12 is input at the timing of an input clock signal 11 input to the T terminal of the shift register 4 and shifted by one clock. Output. Outputs of the shift register 4 are input to 5A to 5D of the 4-1 selector 5, respectively. The select signal of the 4-1 selector 5 is set as a 2-bit signal by the switches 5A and 5B, and one of the 5A to 5D terminals of the 4-1 selector 5 is selected and output.

【００１０】ゲート６は入力クロック信号１１とパター
ン発生用信号１２と４−１セレクタ３の出力と４−１セ
レクタ５の反転出力を入力とし、全ての出力が「Ｈ」の
時、反転された信号を出力する。ゲート７はパターン発
生用信号１２とゲート６の出力１８を入力とし、分周回
路１に出力する。分周回路１は入力信号１８を１／２分
周信号２０と１／４分周信号２１に分周し、４−１セレ
クタ３のセレクト信号に入力する。スイッチ２Ａ〜２Ｄ
はあらかじめ、スイッチがオンの時に４−１セレクタ３
に入力するレベルが設定されている。図１では、スイッ
チ２Ａ〜２Ｄをそれぞれ「０」、「１」、「１」、
「１」としている。The gate 6 receives the input clock signal 11, the pattern generating signal 12, the output of the 4-1 selector 3 and the inverted output of the 4-1 selector 5, and when all the outputs are "H", the gate 6 is inverted. Output a signal. The gate 7 receives the pattern generation signal 12 and the output 18 of the gate 6 as inputs and outputs them to the frequency dividing circuit 1. The frequency dividing circuit 1 divides the input signal 18 into a 分 frequency dividing signal 20 and a ４ frequency dividing signal 21, and inputs the frequency as a select signal of the 4-1 selector 3. Switches 2A to 2D
Beforehand, when the switch is turned on, the 4-1 selector 3
The level to input is set. In FIG. 1, the switches 2A to 2D are set to “0”, “1”, “1”,
It is "1".

【００１１】[0011]

【実施例】次に、図１の動作を図２のタイムチャートを
参照して説明する。図２のアは入力クロック信号１１の
波形、イはパターン発生用クロック信号１２の波形であ
り、イ〜オは４ビットシフトレジスタ４の出力１３〜１
６の波形である。図２のカは４−１セレクタ５に入力す
るセレクタ信号の設定をするスイッチ５Ａのレベルであ
り、キはスイッチ５Ｂのレベルである。図４カ・キによ
り、５Ａが「１」、５Ｂが「０」なので、図１の４−１
セレクタ５は端子５Ｃに入力する信号１５を出力信号１
７として出力するように設定されている。Next, the operation of FIG. 1 will be described with reference to the time chart of FIG. 2A shows the waveform of the input clock signal 11, FIG. 2A shows the waveform of the pattern generation clock signal 12, and FIGS.
6 is a waveform. 2 is the level of the switch 5A for setting the selector signal to be input to the 4-1 selector 5, and the key is the level of the switch 5B. 4A, 5A is "1" and 5B is "0".
The selector 5 outputs the signal 15 input to the terminal 5C to the output signal 1
7 is set.

【００１２】図１の４−１セレクタ５は、２ビットの信
号となるスイッチ５Ａ・５Ｂであらかじめ、４−１セレ
クタ５の０〜３端子に入力された信号のうちどれを選択
し出力するかを設定して出力する。The 4-1 selector 5 shown in FIG. 1 uses the switches 5A and 5B, which become 2-bit signals, to select which of the signals previously input to the 0 to 3 terminals of the 4-1 selector 5 to output. And output.

【００１３】図４のクはゲート６の出力信号１８の波形
であり、図４のケはゲート７の出力信号１９の波形であ
る。図４のコは分周回路１の１／２分周信号２０の波形
であり、図４のサは分周信号１の１／４分周信号２１の
波形である。図４のシは出力する固定長パターン信号２
２の波形である。FIG. 4 shows the waveform of the output signal 18 of the gate 6, and FIG. 4 shows the waveform of the output signal 19 of the gate 7. 4 shows the waveform of the 1/2 frequency-divided signal 20 of the frequency dividing circuit 1, and FIG. 4B shows the waveform of the 1/4 frequency-divided signal 21 of the frequency-divided signal 1. FIG. 4 shows a fixed-length pattern signal 2 to be output.
2 is a waveform.

【００１４】図２イは、例として図２アの３倍のクロッ
クとしている。図１の４ビットシフトレジスタ４に図２
アのタイミングで入力した図２イの信号は順次シフトさ
れ、４−１セレクタ５の端子５Ａ〜５Ｄに入力する。す
なわち、端子５Ａには図２イの波形がそのまま入力さ
れ、端子５Ｂには図２イの波形より１クロックシフトし
た波形が入力される。端子５Ｃ、端子５Ｄにはさらに１
クロックずつシフトした波形が入力され、５Ｄ端子に入
力する波形は５Ａ端子に入力する波形と位相が反転す
る。FIG. 2A shows an example in which the clock is three times that of FIG. 2A. The 4-bit shift register 4 shown in FIG.
The signal of FIG. 2A input at the timing of A is sequentially shifted and input to the terminals 5A to 5D of the 4-1 selector 5. That is, the waveform of FIG. 2A is input to the terminal 5A as it is, and the waveform shifted by one clock from the waveform of FIG. 2A is input to the terminal 5B. Terminal 5C and terminal 5D have one more
A waveform shifted by a clock is input, and the waveform input to the 5D terminal is inverted in phase from the waveform input to the 5A terminal.

【００１５】次に、スイッチ２Ａ〜２Ｄを使用して１ク
ロック間０、１クロック間１の１：１信号を発生する過
程を説明する。短縮するビット長は２ビットで処理すれ
ば良いから、可変ビット長発生クロック信号としては１
クロック間０、３クロック間１で１：１信号を発生する
ことになる。Next, the process of using the switches 2A to 2D to generate a 1: 1 signal of 0 for 1 clock and 1 for 1 clock will be described. Since the bit length to be shortened may be processed by 2 bits, the variable bit length generation clock signal is 1 bit.
A 1: 1 signal is generated for 0 between clocks and 1 for 3 clocks.

【００１６】４−１セレクタ５の出力信号１７は、可変
範囲の選択されたゲート信号として、パターン発生用ク
ロック信号１２と、パターン発生用クロック信号１２の
３倍の入力クロック信号１１と、固定長ビットパターン
信号２２とともにゲート６に入力する。ゲート６は各入
力信号のＮＡＮＤをとり、ビット調整クロック信号１８
を出力する。ゲート回路７はビット調整クロック１８と
パターン発生用クロック信号１２のＡＮＤをとり、可変
ビット長発生クロック信号１９を発生する。The output signal 17 of the 4-1 selector 5 includes a pattern generation clock signal 12, an input clock signal 11 three times as large as the pattern generation clock signal 12, and a fixed length as a selected gate signal of a variable range. Input to the gate 6 together with the bit pattern signal 22. The gate 6 takes NAND of each input signal and outputs a bit adjustment clock signal 18.
Is output. The gate circuit 7 ANDs the bit adjustment clock 18 and the pattern generation clock signal 12 to generate a variable bit length generation clock signal 19.

【００１７】図１の回路が動作すると、最初は固定ビッ
ト長パターン信号２２が出力されておらず「Ｌ」レベル
なので、ビット調整クロック信号１８は「Ｈ」レベルを
保持し、ゲート７の可変ビット長発生クロック信号１９
はパターン発生用クロック信号１２のパターンがそのま
ま出力される。When the circuit shown in FIG. 1 operates, the fixed bit length pattern signal 22 is not initially output and is at the "L" level, so that the bit adjustment clock signal 18 holds the "H" level, Long generated clock signal 19
Outputs the pattern of the pattern generation clock signal 12 as it is.

【００１８】ゲート７の出力信号１９が「Ｈ」になる
と、分周回路１の出力信号２０は１／２分周されて
「Ｈ」になり、これにより４−１セレクタ３に入力する
セレクト信号はカウントアップするので、スイッチが切
り替わり、スイッチ２Ｂにあらかじめ設定されたレベル
が選択され、固定ビット長パターン２２は「Ｈ」にな
る。When the output signal 19 of the gate 7 becomes "H", the output signal 20 of the frequency dividing circuit 1 is halved and becomes "H", whereby the select signal inputted to the 4-1 selector 3 is outputted. Is counted up, the switch is switched, the level preset in the switch 2B is selected, and the fixed bit length pattern 22 becomes "H".

【００１９】固定ビット長パターン２２が「Ｈ」になる
と、ゲート６の出力信号１８は、図２クに示すように図
２アの入力クロック信号１１により変化し、これにより
ゲート７の可変ビット長発生クロック信号１９も図２ア
の入力クロック信号１１のタイミングで変化する。When the fixed bit length pattern 22 becomes "H", the output signal 18 of the gate 6 is changed by the input clock signal 11 of FIG. 2A as shown in FIG. The generated clock signal 19 also changes at the timing of the input clock signal 11 in FIG.

【００２０】可変ビット長発生クロック信号１９が変化
することにより、図２コ・サに示すように分周回路１は
１／２分周と１／４分周の信号を出力し、図１の４−１
セレクタ回路３に入力するセレクト信号をカウントアッ
プしてスイッチ２Ａ〜２Ｄを切り替え、各スイッチにあ
らかじめ設定されたレベルを固定ビット長パターン信号
２２として出力する。When the variable bit length generation clock signal 19 changes, the frequency dividing circuit 1 outputs signals of 1/2 frequency division and 1/4 frequency division as shown in FIG. 4-1
The switches 2A to 2D are switched by counting up a select signal input to the selector circuit 3, and a level preset for each switch is output as a fixed bit length pattern signal 22.

【００２１】パターン発生用クロック信号１２が「Ｌ」
になると、ゲート６の出力は「Ｌ」になる。これによ
り、ゲート７はパターン発生用クロック信号１２を可変
ビット長発生クロック信号１９としてそのまま出力す
る。この時、分周回路１はスイッチ２Ｄを選択してお
り、次にパターン発生用クロック信号１２が「Ｈ」にな
ったときに、スイッチ２Ａを選択するように切り替わ
る。スイッチ２Ａが選択されると、固定ビット長パター
ン２２は「Ｌ」になり、以下、この動作を繰り返す。The clock signal 12 for pattern generation is "L"
, The output of the gate 6 becomes “L”. As a result, the gate 7 outputs the pattern generation clock signal 12 as it is as the variable bit length generation clock signal 19. At this time, the frequency dividing circuit 1 has selected the switch 2D, and switches to select the switch 2A when the pattern generation clock signal 12 next becomes “H”. When the switch 2A is selected, the fixed bit length pattern 22 becomes "L", and thereafter, this operation is repeated.

【００２２】この実施例によれば、固定ビット長パター
ン信号は見かけ上２ビット縮んだパターンである１：１
信号を出力する。図１では、説明を簡単にするために４
ビットのシフトレジスタの場合について説明したが、ビ
ット数を大きくすることによりパターンのビット長の可
変幅を大きくすることができる。According to this embodiment, the fixed bit length pattern signal is a 1: 1 pattern which is apparently reduced by 2 bits.
Output a signal. In FIG. 1, for simplicity of explanation, 4
Although the case of the bit shift register has been described, the variable width of the bit length of the pattern can be increased by increasing the number of bits.

【００２３】[0023]

【発明の効果】この発明によれば、１：１信号のような
特殊なパターンに対して、固定ビット長のパターン発生
回路に手を加えず、固定長パターン信号をトリガにし
て、パターン発生回路に入力するパターン発生用クロッ
ク信号を制御することにより、可変ビット長のパターン
の発生を容易に行うことができる。According to the present invention, a fixed-length pattern signal is used as a trigger for a special pattern such as a 1: 1 signal without changing a fixed-bit-length pattern generating circuit. By controlling the pattern generation clock signal input to the input terminal, a pattern having a variable bit length can be easily generated.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明による可変ビット長のパターン発生回
路の構成図である。FIG. 1 is a configuration diagram of a variable bit length pattern generation circuit according to the present invention.

【図２】図１の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of FIG.

【図３】従来技術による固定ビット長のパターン発生方
法の構成例である。FIG. 3 is a configuration example of a method of generating a fixed bit length pattern according to the related art.

【図４】図３の動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of FIG.

【符号の説明】[Explanation of symbols]

１ 分周回路 ２Ａ〜２Ｄ スイッチ ３ ４−１セレクタ ４ シフトレジスタ ５ ４−１セレクタ ６ ゲート回路 ７ ゲート回路 1 frequency dividing circuit 2A to 2D switch 3 4-1 selector 4 shift register 5 4-1 selector 6 gate circuit 7 gate circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 パターン信号(19)を入力とし、分周信号
(20・21) を出力する分周回路(1) と、あらかじめ設定さ
れた信号を出力するスイッチ(2) の出力を入力とし、分
周信号(20・21) によりスイッチ(2) を切り替え、固定長
パターン信号(22)を出力するパターン発生回路におい
て、 パターン発生用クロック信号(12)と、パターン発生用ク
ロック信号(12)の整数倍の入力クロック信号(11)を入力
とし、パターン発生用クロック信号(12)の遅延信号を出
力するシフトレジスタ(4) と、 シフトレジスタ(4) の複数の出力を入力とし、スイッチ
(5A・5B) によりセレクトした信号を出力するセレクタ
(5) と、 入力クロック信号(11)とパターン発生用クロック信号(1
2)とセレクタ(5) の反転出力と固定長パターン信号(22)
を入力とし、ビット調整クロック信号(18)を出力するゲ
ート(6) と、 パターン発生用クロック信号(12)とビット調整クロック
信号(18)の反転信号を入力とし、可変ビット長発生クロ
ック信号(19)を出力するゲート(7) とを備え、 ゲート(7) の出力を分周回路(1) に入力することを特徴
とするパターン発生回路。A pattern signal (19) is input and a frequency-divided signal is input.
The output of the frequency divider (1) that outputs (20 ・ 21) and the output of the switch (2) that outputs a preset signal are input, and the switch (2) is switched by the frequency divided signal (20 ・ 21). A pattern generation circuit that outputs a fixed-length pattern signal (22) receives a pattern generation clock signal (12) and an input clock signal (11) that is an integral multiple of the pattern generation clock signal (12), and A shift register (4) that outputs a delay signal of the clock signal (12), and multiple outputs of the shift register (4)
Selector that outputs the signal selected by (5A ・ 5B)
(5), input clock signal (11) and pattern generation clock signal (1
2), inverted output of selector (5) and fixed-length pattern signal (22)
And a gate (6) for outputting a bit adjustment clock signal (18), and a pattern generation clock signal (12) and an inverted signal of the bit adjustment clock signal (18) as inputs. A pattern generating circuit comprising: a gate (7) for outputting a signal (19); and inputting the output of the gate (7) to the frequency dividing circuit (1).