JPH01320482A - 素子遅延測定回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路外部に遅延時間測定装置を
必要とせずに素子遅延測定ができるようにした素子゛遅
延測定回路装置に関するものである。

〔従来の技術〕

第５図は従来の素子遅延測定回路装置を示すブロック図
であシ、図において、１は入力端子、２ａ〜２ｈは直列
に接続され、入力信号の変化に対しある時間経過後に入
力信号と同じ信号を出方する被測定素子、３は出力端子
である。

次に動作について説明する。入力端子１に第６図（ａ）
　Ｋ示すようにｒＯＪから「ｌＪの信号変化を与えると
、この信号変化は被測定素子２ａに入力され、被測定素
子２ａはある時間経過後第６図缶）に示すように「１」
を出力し、さらに被測定素子２ｂに入力され、以下順番
に信号変化は第６図（Ｃ）〜第６図（ｈ）に示すように
被測定素子２ｂ　＋２ｃ　＋２ｄ　＋２ｅ＋２ｆ。

２ｇ、２ｈへと伝播し、最後に第６図（ｉ）に示すよう
に出力端子３に出力される。

この信号伝播の動作タイミングは第６図に示したとおシ
であシ、この第６図において、入力端子１の信号変化の
時刻から出力端子３の信号変化の時刻までの時間が被測
定素子２ａから２ｈ−２での遅延時間であり、この遅延
時間を集積回路外部にて測定することにより、被測定素
子−段分の遅延時間を求める。

〔発明が解決しようとする課題〕

従来の素子遅延測定回路装置は以上のように構成されて
いるので、集積回路内部で被測定素子２＆〜２ｈの遅延
を測定することができないため、集積回路外部に遅延時
間測定装置が必要である。

また、出力端子３に付く負荷条件により、被測定素子２
ｈの遅延時間が変化してしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、集積回路外部に遅延時間測定装置を必要とせ
ずに被測定用の遅延記憶手段の遅延時間を測定できると
ともに、集積回路外部の負荷条件に依存しない遅延時間
を測定できる素子遅延測定回路装置を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係る素子遅延測定回路装置は、集積回路内部
に複数個直列にして入力信号が第１レベルから第２レベ
ルに変化すると順次所定時間遅延して出力し、入力信号
が第２レベルから第１レベルに変化した時点でその信号
を記憶する遅延記憶手段と、信号の変化時点から次の変
化時点までの遅延記憶手段に記憶された出力を取シ出し
て遅延時間を観測するための出力端子とを設けたもので
ある。

〔作用〕

この発明における集積回路内部に設けられた遅延記憶手
段に入力する信号のレベルが第１レベルから第２レベル
に変化すると順次所定時間遅延して出力し、信号のレベ
ルが第２レベルからＫｘレベルに変化するとその出力し
ている信号を記憶し、その記憶値を各遅延記憶手段から
出力端子で取シ出して入力され九信号の第１レベルから
第２レベルへの変化時点より第２レベルから第１レベル
への変化時点までの遅延時間を求める。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、４は直列に接続され走破測定素子（第１図
では遅延素子が使用されている）１２ａ〜１２ｈへの信
号入力および記憶素子６ａ〜６ｈへの信号域シ込みを行
う入力端子としてのラッチ入力端子、５は記憶素子６ａ
〜６ｈの内容をｒＯＪ　Ｋ消去するリセット入力端子で
ある。

上記記憶素子６ａ〜６ｈは第１図の実施例においては、
Ｄタイプ７リツグー７０ッグ（以下Ｆ７４゛という）が
使用されておシ、次の第１表に示す真理値表に示した動
作を行うものである。この第１表において、ｒＸＪは「
０」または「１」であシ、「ＬＪ印は「１」から「０」
への変化を示す。

く第１表〉 これらの遅延素子１２ａ〜１２ｈ　、　Ｆ／Ｆ　６　ａ
〜６　ｈは集積回路内部に設けられ、遅延記憶手段１０
０を構成している。

７ａ〜γｈ　ｔｒｉ　Ｆ／Ｆ　６　ａ〜６ｈのＱ出力端
子に出力されている信号を出力する出力端子である。

次に動作について説明する。第２図（ａ）〜第２図（ｒ
）は動作のタイミングチャートであシ、第２図（ｂ）に
示すように、ラッチ入力端子４にｒＯＪを入力している
状態では被測定素子１２ａ〜１２ｈは第２図（ｃ）〜第
２図（ｊ）に示すように１すべてｒＯＪを出力しておシ
、さらに第２図（ａ）　Ｋ示すようにリセット入力端子
５に「０」を入力すると、Ｆ／Ｆ　６　ａ〜６ｈの内容
はすべてｒＯＪにな）％第２図（ト）〜第２図（ｒ）に
示すように、その出力端子７ａ〜７ｈはすべてｒＯＪを
出力したならば、リセット入力端子５に第２図（ａ）の
ごとく「１」を入力しておく。

この状態において、第２図（ｂ）のごとく、ラッチ入力
端子４に「０」から「１」の信号変化を与えると、この
信号変化は被測定素子１２ａＫ入力され、被測定素子１
２ａはある時間経過後第２図（ｃ）のごとく「１」を出
力し、さらに被測定素子１２ｂに入力され、以下項番に
信号変化は第２図（ｄ）〜第２図（ｆ）のごとく被測定
素子１２ｂ　、１２ｃ　、１２ｄへと伝播する。

第２図（ｆ）のように被測定素子１２ｄの出力が「０」
から「１」に変化した時刻に、第２図（ｂ）のようにラ
ッチ入力端子４に「１」から「０」の信号変化を与える
と、Ｆ／Ｆ　６　ａ〜６ｈはそれぞれのＤ端子の信号値
、つまシ被測定素子１２ａ〜１２ｈの出力している信号
値をＦ／Ｆ　６　ａ〜６ｈの内部に記憶しく第２図（ｋ
）〜第２図伝））、出力端子７ａ〜７ｈはそれぞれＦ／
Ｆ　６　ａ〜６ｈが記憶した内容を出力し、出力端子７
ａ〜７ｄは「１」を出力し、また、第２図（ｏ）〜第２
図（ｒ）に示すように、出力端子７ｅ〜７ｈは「０」を
出力する。

前記一連の動作の中で、ラッチ入力端子４に「０」から
「１」の信号変化を与えた時刻から、ラッチ入力端子４
に「１」から「０」の信号変化を与えた時刻、つまＤＦ
／Ｆ６ａ〜６ｈがそれぞれ被測定素子１２ａ〜１２ｈの
出力している信号値を記憶した時刻までの時間は、被測
定素子１２ａから１２ｄまでの遅延時間に等しい。

つまシ、ある一定時間だけ「１」である「０」→「１」
→「０」の信号変化をラッチ入力端子４に与えた後、出
力端子７ａ〜７ｈの出力値を観測し、出力端子７ａから
何番目の出力端子までが「１」の信号を出力しているか
を調べれば、遅延素子−段分の遅延時間を求めることが
できる。

なお、上記実施例では遅延素子を使用した被測定素子１
２ａ〜１２ｈと記憶素子としてのＦ／Ｆ　６　ａ〜６ｈ
が別であるものを示したが、被測定素子が遅延記憶手段
１００としてのイネーブルラッチである場合、第３図に
示すようにイネーブルラッチ自身を記憶素子としてもよ
い。

この第３図において、８ａ〜８ｈは次の第２表に示す真
理値表に示した動作を行うイネーブルラッチである。こ
の第２表において、「Ｘ」は「０」または「１」であり
、ｒＱ−ＩＪはｒＥＪが「１」から「０」に変化したと
きの出力！′″Ｑ」を示す。

この第３図の実施例の測定手順は第１図に示した例と同
じであシ、第４図伝）〜第４図（ｊ）はタイミング図を
示す。

この第４図６）に示すように、ラッチ入力端子４に「０
」を入力している状態では、第４図（ｃ）〜第４図（ｊ
）に示すように、イネーブルラッチ８ａ〜８ｈの出力が
すべて「０」であ）、さらに第４図（ａ）に示すように
、リセット入力端子５に「０」を入力することにより、
この出力端子７ａ〜７ｈがすべて「０」を出力した後、
第４図（ａ）のごとくリセット入力端子５に「１」を入
力する。

この状態で、ラッチ入力端子４に第４図伽）のごとり「
０」から「１」の信号変化を与えると、この信号はイネ
ーブルラッチ８ａのＤ端子に入力され、第４図（ｃ）の
ように、出力Ｑから一定時間後に出力Ｑが「１」となる
。

この出力は次段のイネーブルラッチ８ｂＯＤ端子に加え
られ、一定時間経過すると、第４図（ｄ）のごとく出力
Ｑが「１」となシ、以下順次イネーブルラッチ８ｃ、８
ｄに「１」を入力することにより、その出力Ｑは第４図
（ｅ）、第４図（ｆ）に示すごとく、−定時間後に「１
」を出力する。

イネーブル８ｄが「１」を出力した時刻に、第４図ら）
に示すように、ラッチ入力端子４に「１」から「０」の
信号変化を与えると、イネーブルラッチ８ａ〜８ｈはそ
れぞれのＤ端子の信号を内部に記憶し、第４図（Ｃ）〜
第４図（ｊ）に示すように、その記憶した内容を出力す
る。

すなわち、イネーブルラッチ８ａ〜８ｄは「１」を出力
し、イネーブルラッチ８ｅ〜８ｈは「０」を出力する。

この一連の動作の中で第４図伽）に示すように、ラッチ
入力端子４に「０」から「１」に変化する信号を与えた
時刻から「１」から「０」に変化する信号を与えた時刻
までの時間がイネーブルラッチ８ａ〜８ｈの遅延時間に
等しく、出力端子７ａから何着目の出力端子までが「１
」の信号を出力しているかを調べることにより、イネー
ブルラッチの遅延時間を求めることができる。

〔発明の効果〕

以上のように、この発明によれば、遅延記憶手段を複数
個直列に接続して集積回路内部に設け、ラッチ入力端子
にレベルの変化する信号を与えた時刻から次に逆方向に
レベルが変化する信号を与えるまでの間に記憶した時間
を遅延時間とするように構成したので、集積回路の外部
に遅延時間の測定装置が不要となシ、また集積回路外部
の負荷条件に依存することなく測定を行うことができる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による素子遅延測定回路装
置のブロック図、第２図は同上実施例の動作タイミング
チャート、第３図はこの発明の他の実施例による素子遅
延測定回路装置のブロック図、第４図は第３図の実施例
の動作タイミングチャート、第５図は従来の素子遅延測
定回路装置のブロック図、第６図は従来の素子遅延測定
回路装置の動作タイミングチャートである。 ４は入力端子（ラッチ入力端子）、γａ〜γｈは出力端
子、１００は遅延記憶手段。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 第１レベルから第２レベルおよびその逆方向にレベルの
   変化する信号を入力する入力端子と、集積回路内に複数
   個直列にして設けられ上記入力端子に上記第１レベルか
   ら第２レベルに変化した信号を入力すると順次所定時間
   経過後に出力を伝播しかつ上記入力端子に入力した信号
   を上記第２レベルから第１レベルに変化させると上記出
   力を記憶してその記憶内容を出力する遅延記憶手段と、
   上記入力端子に加える信号の第１レベルから第２レベル
   への変化時点より第２レベルから第１レベルへの変化時
   点までの上記遅延記憶手段の所定レベルの出力を取り出
   して遅延時間を求めるための出力端子とを備えた素子遅
   延測定回路装置。