JPH01310441A - データ処理装置 - Google Patents

データ処理装置

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JPH01310441A
JPH01310441A JP63140779A JP14077988A JPH01310441A JP H01310441 A JPH01310441 A JP H01310441A JP 63140779 A JP63140779 A JP 63140779A JP 14077988 A JP14077988 A JP 14077988A JP H01310441 A JPH01310441 A JP H01310441A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １血立１ 本発明はデータ処理装置に関し、特に制御記憶に格納さ
れたマイクロプログラムにより制御されるデータ処理装
置に関する。
藍氷及韮 従来、この種のデータ処理装置においては、処理性能の
向上を計るためにマイクロプログラムを構成するマイク
ロ命令が１ステツプで実行する機能を多くし、並列処理
性を高めたビット構成の大きな、いわゆる水平型マイク
ロ命令化が顕著である。
特に基本演算命令など使用頻度の窩いものについては、
上述の水平型マイクロ命令の特徴が最大限にいかせるよ
うにハードウェアの構造も最適化されるので、マイクロ
プログラムのステップ数が極めて少なくなるように実現
される。
一方、シーケンシャルな処理が多く、このような機能に
対して高度に水平化されたマイクロ命令を使用しても、
１ステツプで実行する機能の並列度が低いためにマイク
ロ命令の未使用フィールドが多くなってしまう各種制御
命令を、上述の基本演算命令から構成される命令プログ
ラムにより実現するという階層構造をとることにより、
マイクロプログラムを格納する制御記憶のワード方向の
利用効率を高める方法が出願者により考えられている。
以下、この方法を用いたデータ処理装置について第３図
を用いて説明する。
この方法を用いたデータ処理装置は、第３図に示すよう
に、主記憶１と、命令フェッチ回路２と、命令解析用メ
モリ３と、制御記憶回路４と、演算回路５と、例外処理
機構８とを含んで構成されている。
主記憶１は所定の処理を行うソフトウェアプログラムが
格納されたソフトウェアプログラム部１１と、第１種の
命令で記述された複数の命令プログラムが格納された命
令プログラム部１２とを含んで構成されている６Ｍ算回
路５は制御記憶回路４により制御され、第１種の命令で
定義された機能を実現するためのマイクロプログラムに
より各種の演算処理を行うものである。
主記憶１のソフトウェアプログラム部１１に格納された
ソフトウェアプログラムは、命令フェッチ回路２におい
て命令カウンタ２５と逐次アドレス生成回路２４とによ
り生成され、命令アドレスレジスタ２１に保持されたア
ドレスにより主記憶１から読出され、この読出されたソ
フトウェアプログラムは命令バッファレジスタ２２に格
納される。
命令の取出しは、実際にその命令が実行されるときには
命令バッファレジスタ２２に到着済みであるように先取
りする、いわゆるブリフエヅチにより行われるのが一般
的である。
はじめに、第１種の命令、すなわち制御記憶４１上のマ
イクロプログラムで実現される命令について説明する。
第１種の命令は水平型マイクロ命令の並列処理の効果か
充分に発揮できる基本命令であり、一般にソフトウェア
プログラムに使用される頻度が格段に高い命令である。
命令バッファレジスタ２２に格納された命令の命令コー
ド部２２１は命令解析用メモリ３に供給され、命令解析
用メモリ３からその命令の処理のマイクロプログラム制
御に必要な初期値として制御情報３１〜３３が読出され
る。
制御情報３２はその命令が第１種の命令であるか第２種
の命令であるかを示す情報であり、制御記憶回路４のマ
イクロ命令シーケンサ４２に供給される。
このとき、制御情報３２が第１種の命令であることを示
していれば、マイクロ命令シーケンサ４２は制御情報３
１をこの命令の処理を実現するマイクロプログラムの先
頭番地として制御記憶４１に供給し、制御記憶４１のそ
の番地からマイクロコードを読出す、読出されたマイク
ロコードは一旦マイクロ命令レジスタ４４に保持され、
マイクロ命令レジスタ４４から演算回路５に提供される
。
尚、このマイクロコードには次のマイクロ命令を読出ず
アドレスの決定方法やそのアドレスそのものの情報が含
まれており、この情報をマイクロ命令シーケンサ４２が
マイクロ命令レジスタ４４から受取ることにより次のマ
イクロ命令の読出しが行われる。以下、上述の処理と同
様にして、逐次的に目的のマイクロプログラムが実行さ
れていく。
次に、第２種の命令、すなわち第１種の命令からなるソ
フトウェアプログラムで実現される命令について説明す
る。
第２種の命令はマイクロプログラムで実現しようとする
と水平型マイクロ命令の並列処理の効果がそれほど発揮
できない命令であり、むしろ垂直型のマイクロ命令に近
い使い方になる命令である。
命令解析用メモリ３からの制御情報３２が第２種の命令
であることを示していれば、マイクロ命令シーゲンサ４
２は制御記憶４１からマイクロ命令レジスタ４４へのマ
イクロ命令の読出しを停止し、マイクロ命令レジスタ４
４にはＮＯＰ　（ノーオペレーション）のマイクロコー
ドが保持されて演算回路５の動作が一時中断される。
このとき同時に、制御情報３２は分岐アドレス生成回路
２３に提供され、分岐アドレス生成回路２３は制御情報
３３をこの命令の処理を実現する命令プログラムの開始
番地としてセレクタ２７を介して命令アドレスレジスタ
２１に出力し、命令プログラムの開始番地を命令アドレ
スレジスタ２１に保持させる。この開始番地によって主
記憶１の命令プログラム部１２から命令プログラムを読
出す動作が起動され、この命令プログラムの第１の命令
か命令バッファレジスタ２２に格納される。
さらに、この制御情報３２ははじめの第２種の命令が主
記憶１から読出されたときの命令カウンタ２５の［（第
２種の命令のアドレス）を格納するように命令カウンタ
退避レジスタ２６に指示する。
ここで、第２図に示すように、第２種の命令Ｂ１が第１
種の命令Ａａ〜Ａｄにより記述された命令プログラムに
より実現されるとすると、命令バッファレジスタ２２に
は殻初の命令Ａａが格納されていることになる。尚、第
２図においては第１種の命令Ａ１〜Ａ４と第２種の命令
Ｂ１とによりソフトウェアプログラムが構成されている
。
この命令Ａａは第１種の命令であるので、制御記憶４１
上のマイクロプログラムによって実現される。命令プロ
グラムの命令Ａｂ　、Ａｃも同様に制御記憶４１上のマ
イクロプログラムによって実現される。
命令Ａｄは第１種の命令であるが、第２種の命令Ｂ１を
実現するための命令プログラムの最後の命令であり、元
のソフトウェアプログラムのシーケンス上で命令Ｂ１の
次の命令Ａ３に戻るための役割を果たす。
すなわち、命令Ａｄは命令カウンタ退避レジスタ２６に
保持される番地をベースにした相対分岐命令として定義
される。命令カウンタ退避レジスタ２６には第２種の命
令Ｂ１が読出されたときの命令カウンタ２５の値が保持
されているので、相対分岐命令の変位として第２種の命
令Ｂ１の命令語長を設定することにより、分岐アドレス
生成回路２３において命令シーケンス上で第２種の命令
Ｂ１の次の命令Ａ３の命令アドレスが生成され、この命
令アドレスがセレクタ２７を介して命令アドレスレジス
タ２１に保持される。
同時に、命令アドレスレジスタ２１に保持されたアドレ
スにより主記憶１のソフトウェアプログラム部１１から
命令Ａ３を読出す動作が起動され、ソフトウェアプログ
ラム部１１から読出された命令Ａ３は命令バッファレジ
スタ２２に格納される。
命令Ａ３は第１種の命令であるので、制御記憶４１に格
納されたマイクロプログラムによって実現され、以下逐
次的にソフトウェアプログラム上の命令が実行されてい
く。
通常、例外処理ｔｉ横８は主記憶１から読出された命令
の実行中に例外が検出されると起動され、例外メツセー
ジを作成してソフトウェアに通知する。この例外メツセ
ージには発生した例外の種類や例外の種類により決定さ
れるパラメータのほかに、例外が発生した命令のアドレ
スが含まれている。この例外が発生した命令のアドレス
は例外が発生したときの命令カウンタ２５の内容が用い
られ、例外処理機構８においては命令カウンタ２５の内
容によって例外メツセージが作成されている。
しかしながら、第１種の命令Ａａ〜Ａ［Ｉによって記述
された命令プログラムにより実現される第２種の命令Ｂ
１が実行されているときに例外が発生すると、本来なら
ば第２種の命令Ｂ１のアドレスを例外が発生した命令の
アドレスとすべきであるにもかかわらず、現実に実行さ
れている第１種の命令Ａａ−Ａｄのアドレス、すなわち
第１種の命令Ａａ〜Ａｄが実行されているときの命令カ
ウンタ２５の内容が例外が発生した命令のアドレスとな
ってしまうという問題がある。
１匪立旦至 本発明は上記のような従来のものの問題点を除去すべく
なされたもので、第２種の命令を実現する命令プログラ
ムの実行中に発生した例外を第２種の命令の例外として
扱うことができ、マイクロプログラムを格納する制御記
憶のワード方向の利用効率を高めることができるデータ
処理装置の提供を目的とする。
及Ｊ！ソ１國 本発明によるデータ処理装置は、制御記憶に格納された
マイクロプログラムにより制御されるデータ処理装置で
あって、前記マイクロプログラムにより実現される第１
の命令で構成される命令プログラムを格納する第１の格
納手段と、前記第１の命令と、前記第１の格納手段に格
納された前記命令プログラムにより実現される第２の命
令とを格納する第２の格納手段と、前記第１および第２
の格納手段から読出された命令のアドレスを格納するア
ドレス格納手段と、前記第２の格納手段から読出された
命令が前記第１の命令であるか前記第２の命令であるか
を識別する識別手段と、前記識別手段により前記第２の
命令であると識別されたときに、前記第１の格納手段か
ら読出された前記命令プログラムを構成する前記第１の
命令により前記第２の命令を実行する実行手段と、前記
識別手段により前記第２の命令であると識別されたとき
に、前記第２の命令のアドレスを退避する退避手段と、
前記識別手段により前記第２の命令であると識別された
ときに、前記第２の命令が実行中であることを示す情報
を保持する保持手段と、前記アドレス格納手段に格納さ
れたアドレスと前記退避手段に格納されたアドレスとの
うち一方を、前記保持手段に保持された前記情報に応じ
て選択する選択手段とを有し、前記第２の格納手段から
読出された命令の実行中に例外が発生したとき、前記選
択手段により選択されたアドレスにより前記例外の処理
を行うようにしたことを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるデータ処理装
置は、レジスタ６および選択回路７以外は第３図に示す
データ処理装置と同様の構成となっており、同一の構成
部品には同一符号を付しである。
また、それら構成部品の動作も第３図に示すデータ処理
装置の動作と同様であるので、以下本発明の一実施例の
特徴について説明する。
レジスタ６のセット端子Ｓには命令解析用メモリ３から
の制御情報３２が入力され、リセット端子Ｒには命令解
析用メモリ３からの制御情報３３が入力されている。
選択回路７は命令フェッチ回路２の命令カウンタ２５か
らの出力信号と命令カウンタ退避レジスタ２６からの出
力信号とのうち一方をレジスタ６の出力信号により選択
して例外処理機構８に出力する。すなわち、選択回路７
は現在実行されている命令のアドレスと、命令カウンタ
退避レジスタ２６に退避されている第２種の命令のアド
レスとのうち一方をレジスタ６の内容に応じて選択する
。
第２図は本発明の一実施例のソフトウェアプログラム部 Ａ１−Ａ４およびＡａ〜Ａｄは制御記憶回路４に格納さ
れたマイクロプログラムにより実現される第１種の命令
を示し、Ｂ１は命令プログラム部１２に格納された命令
プログラムにより実現される第２種の命令を示している
。
次に、第１図と第２図とを用いて本発明の一実施例の動
作について説明する。
命令フェッチ回路２の命令アドレスレジスタ２１に保持
されたアドレスにより主記憶１のソフトウェアプログラ
ム部１１から第１種の命令Ａ１〜Ａ４と第２種の命令Ｂ
１とが読出され、第３図に示すデータ処理装置の動作と
同様にして、これら第１種の命令Ａ１〜Ａ４と第２種の
命令Ｂ１とが順次実行される。
このとき、命令バッファレジスタ２２に格納された命令
の命令コード部２２１により命令解析用メモリ３からそ
の命令の処理のマイクロプログラム制御に必要な初期値
として制御情報３１〜３３が読出される。
これらの制御情報３１〜３３のうち制御情報３２はその
命令が第１種の命令であるが第２種の命令であるかを示
す情報であり、第１種の命令のときに“０″となり、第
２種の命令のときに“１′。
となる。
したがって、レジスタ６は制御情報３２に応じてセット
されるので、制御情報３２が第２種の命令を示すときに
のみレジスタ６がセットされる。
主記憶１のソフトウェアプログラム部１１から第１種の
命令Ａ１〜Ａ４が読出されると、命令解析用メモリ３か
らの制御情報３２は第１種の命令を示しているので、マ
イクロ命令シーケンサ４２は制御情報３１をこの命令の
処理を実現するマイクロプログラムの先頭番地として制
御記憶４１に供給し、制御記憶４１のその番地からマイ
クロコードを読出す、読出されたマイクロコードは一旦
マイクロ命令レジスタ４４に保持され、マイクロ命令レ
ジスタ４４から演算回路５に提供され、第１種の命令Ａ
１〜Ａ４が制御記憶４１のマイクロコードにより実行さ
れる。このとき、レジスタ６にはこの制御情報３２によ
り０”が入力されるのでリセットされたままである。
これら第１種の命令Ａ１〜Ａ４の実行中に例外が検出さ
れると、たとえば第１種の命令Ａ２の実行中に例外が発
生した場合には、レジスタ６が“０”を保持しているの
で選択回路７は命令カウンタ２５からの出力信号を選択
し、命令カウンタ２５に保持されている第１種の命令Ａ
２のアドレスを例外処理８１構８に出方する０例外処理
機横８ではこの命令カウンタ２５に保持されている第１
種の命令Ａ２のアドレスを例外が発生した命令のアドレ
スとして例外メツセージを作成する。
一方、主記憶１のソフトウェアプログラム部１１から第
２種の命令Ｂ１が読出されると、命令解析用メモリ３か
らの制御情報３２は第２種の命令を示しているので、マ
イクロ命令シーケンサ４２は制御記憶４１からマイクロ
命令レジスタ４４へのマイクロ命令の読出しを停止し、
マイクロ命令レジスタ４４にはＮＯＰ　（ノーオペレー
ション）のマイクロコードが保持されて演算回路５の動
作が一時中断される。
このとき同時に、制御情報３２は分岐アドレス生成回路
２３に提供され、分岐アドレス生成回路２３は制御情報
３３をこの命令の処理を実現する命令プログラムの開始
番地としてセレクタ２７を介して命令アドレスレジスタ
２１に出力して保持させる。この開始番地によって主記
憶１の命令プログラム部１２から命−令プログラムを読
出す動作が起動され、この命令プログラムの第１の命令
Ａａが命令バッファレジスタ２２に格納される。
また、この制御情報３２ははじめの第２種の命令Ｂ１が
主記憶１から読出されたときの命令カウンタ２５の値（
第２種の命令Ｂ１のアドレス）を格納するように命令カ
ウンタ退避レジスタ２６に指示する。このとき、レジス
タ６にはこの制御情報３２により“１”がセットされる
。
第２種の命令Ｂ１を実現するための命令プログラムを構
成する命令Ａａ〜Ａｄは第１種の命令であるので、制御
記憶４１上のマイクロプログラムによって実現され、そ
のマイクロプログラムによって順次実行される。
命令Ａｄは第１種の命令であるが、第２種の命令Ｂ１を
実現するための命令プログラムのｆｉｆ＆の命令であり
、元のソフトウェアプログラムのシーケンス上で命令Ｂ
１の次の命令Ａ３に戻るための役割を果たす。
すなわち、命令Ａｄは命令カウンタ３Ｊ１避レジスタ２
６に保持される番地をベースにした相対分岐命令として
定義される。命令カウンタ退避レジスタ２６には第２種
の命令Ｂ１が読出されたときの命令カウンタ２５の値が
保持されているので、相対分岐命令の変位として第２種
の命令Ｂ１の命令語長を設定することにより、分岐アド
レス生成回路２３において命令シーケンス上で第２種の
命令Ｂ１の次の命令Ａ３の命令アドレスが生成され、こ
の命令アドレスがセレクタ２７を介して命令アドレスレ
ジスタ２１に保持される。
同時に、命令アドレスレジスタ２１に保持されたアドレ
スにより主記憶１のソフトウェアプログラム部１１から
命令Ａ３を読出す動作が起動され、ソフトウェアプログ
ラム部１１から読出された命令Ａ３は命令バッファレジ
スタ２２に格納される。
命令Ａ３は第１種の命令であるので、制御記憶４１に格
納されたマイクロプログラムによって実現され、以下逐
次的にソフトウェアプログラム上の命令が実行されてい
く。
これらの命令Ａａ〜Ａｄにより記述される命令プログラ
ム、すなわち第２種の命令Ｂ１が実行されているときに
例外が検出されなければ、命令Ａｄの実行時に命令解析
用メモリ３から読出された制御情報３３によりレジスタ
６はリセットされる。
すなわち、レジスタ６は第２種の命令Ｂ１の実行開始と
ともにセットされ、実行終了とともにリセットされる。
また、第２種の命令Ｂ１を実現する命令プログラムの実
行中に例外が検出されると、たとえば命令プログラム中
の第１種の命令Ａｂの実行中に例外が発生した場合には
、レジスタ６が“１”を保持しているので選択回路７は
命令カウンタ退避レジスタ２６からの出力信号を選択し
、命令カウンタ退避レジスタ２６に退避されている第２
種の命令Ｂ１のアドレスを例外処理Ｒｓ８に出力する。
例外処理機構８ではこの命令カウンタ退避レジスタ２６
に退避されている第２種の命令Ｂ１のア１くレスを例外
が発生した命令のアドレスとして例外メツセージを作成
する。
このように、マイクロプログラムで実現しようとすると
水平型マイクロ命令の並列処理の効果かそれほど発揮で
きない第２種の命令Ｂ１を、水平型マイクロ命令の並列
処理の効果が充分に発揮できる基本命令Ａａ〜Ａｄから
なる命令プログラムの実行により実現し、この命令プロ
グラムの実行中に例外が発生したときに、レジスタ６に
保持された命令プログラムの実行中を示す情報に応じて
選択回路７で命令カウンタ退避レジスタ２６に退避され
た第２種の命令Ｂ１のアドレスが選択されて例外処理ｉ
横８に送出されるようにすることにより、第２種の命令
を実現する命令プログラムの実行中に発生した例外を、
命令プログラムを構成する第１種の命令Ａａ〜Ａｄの例
外としてではなく、第２種の命令の例外として扱うこと
ができ、マイクロプログラムを格納する制御記憶４１の
ワード方向の利用効率を高めることができる。これによ
り、制御記憶４１の容量を従来よりも縮小させることが
できる。
さらに、パイプライン処理などによりソフトウェア命令
の並列処理が行えるハードウェアにおいては、実行時間
を短縮することができる。
尚、本発明の一実施例においては、第２種の命令Ｂ１の
処理を実現する命令プログラムの開始番地がそのまま命
令解析用メモリ３に格納されるようになっているが、開
始番地の一部のみを命令解析用メモリ３に格納し、この
開始番地の一部と予め定められた定数とを合成して開始
番地が生成されるようにしてもよい。
また、本発明の一実施例においては、第１種の命令ＡＩ
’〜Ａ４　、Ａａ〜Ａｄの処理を実現するマイクロプロ
グラムの先頭番地が命令解析用メモリ３の制ｔｌｌＩ情
報３１により定義され、第２種の命令Ｂ１の処理を実現
する命令プログラムの開始番地が命令解析用メモリ３の
制御情報３３により定義されているが、第２種の命令Ｂ
１の処理を実現する命令プログラムの開始番地を第１種
の命令Ａ１〜Ａ４　、Ａａ〜Ａｄの処理を実現するマイ
クロプログラムの先頭番地が定義される命令解析用メモ
リ３の制御情報３１に割当ててもよい。
さらに、本発明の一実施例においては、レジスタ６のリ
セットを命令解析用メモリ３からの制御情報３３により
行っているが、たとえばマイクロ命令によりレジスタ６
のリセットを行ってもよく、これらに限定されない。
１匪立菫１ 以上説明したように本発明によれば、制御記憶に格納さ
れたマイクロプログラムにより実現される第１の命令と
、この第１の命令で構成される命令プログラムにより実
現される第２の命令とを識別し、その識別結果が第２の
命令であることを示すとき、第２の命令を命令プログラ
ムを構成する第１の命令によって実行するようにし、が
っ該命令プログラムの実行中に例外が発生したときに、
退避手段に退避された第２の命令のアドレスによりその
例外の処理を行うようにすることにより、第２種の命令
を実現する命令プログラムの実行中に発生した例外を第
２種の命令の例外として扱うことができ、マイクロプロ
グラムを格納する制御記憶のワード方向の利用効率を高
めることができるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例のソフトウェアプログラムのシ
ーケンスを示す図、第３図は従来例を示すブロック図で
ある。 主要部分の符号の説明 １・・・・・・主記憶 ２・・・・・・命令フェッチ回路 ３・・・・・・命令解析用メモリ ４・・・・・・制御記憶回路 ６・・・・・・レジスタ ７・・・・・・選択回路 ８・・・・・・例外処理機構 １１・・・・・・ソフトウェアプログラム部１２・・・
・・・命令プログラム部 Ａｌ〜Ａ４　。 Ａａ〜Ａｄ・・・・・・第１種の命令 Ｂ１・・・・・・第２種の命令

Claims (1)

    【特許請求の範囲】
  1. （１）制御記憶に格納されたマイクロプログラムにより
    制御されるデータ処理装置であって、前記マイクロプロ
    グラムにより実現される第１の命令で構成される命令プ
    ログラムを格納する第１の格納手段と、前記第１の命令
    と、前記第１の格納手段に格納された前記命令プログラ
    ムにより実現される第２の命令とを格納する第２の格納
    手段と、前記第１および第２の格納手段から読出された
    命令のアドレスを格納するアドレス格納手段と、前記第
    ２の格納手段から読出された命令が前記第１の命令であ
    るか前記第２の命令であるかを識別する識別手段と、前
    記識別手段により前記第２の命令であると識別されたと
    きに、前記第１の格納手段から読出された前記命令プロ
    グラムを構成する前記第１の命令により前記第２の命令
    を実行する実行手段と、前記識別手段により前記第２の
    命令であると識別されたときに、前記第２の命令のアド
    レスを退避する退避手段と、前記識別手段により前記第
    ２の命令であると識別されたときに、前記第２の命令が
    実行中であることを示す情報を保持する保持手段と、前
    記アドレス格納手段に格納されたアドレスと前記退避手
    段に格納されたアドレスとのうち一方を、前記保持手段
    に保持された前記情報に応じて選択する選択手段とを有
    し、前記第２の格納手段から読出された命令の実行中に
    例外が発生したとき、前記選択手段により選択されたア
    ドレスにより前記例外の処理を行うようにしたことを特
    徴とするデータ処理装置。
JP63140779A 1988-06-08 1988-06-08 データ処理装置 Expired - Lifetime JPH0682320B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63140779A JPH0682320B2 (ja) 1988-06-08 1988-06-08 データ処理装置
US07/361,977 US5095426A (en) 1988-06-08 1989-06-06 Data processing system for effectively handling exceptions during execution of two different types of instructions
FR8907536A FR2632746B1 (fr) 1988-06-08 1989-06-07 Dispositif de traitement de donnees

Applications Claiming Priority (1)

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JP63140779A JPH0682320B2 (ja) 1988-06-08 1988-06-08 データ処理装置

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134693A (en) * 1989-01-18 1992-07-28 Intel Corporation System for handling occurrence of exceptions during execution of microinstructions while running floating point and non-floating point instructions in parallel
JP2581236B2 (ja) * 1989-11-16 1997-02-12 三菱電機株式会社 データ処理装置
JP2504235B2 (ja) * 1989-11-16 1996-06-05 三菱電機株式会社 デ―タ処理装置
US5237700A (en) * 1990-03-21 1993-08-17 Advanced Micro Devices, Inc. Exception handling processor for handling first and second level exceptions with reduced exception latency
US5574872A (en) * 1991-12-10 1996-11-12 Intel Corporation Method and apparatus for controlling the saving of pipelines in pipelined processors during trap handling
DE4237417C2 (de) * 1992-03-25 1997-01-30 Hewlett Packard Co Datenverarbeitungssystem
US5386563A (en) * 1992-10-13 1995-01-31 Advanced Risc Machines Limited Register substitution during exception processing
US5761407A (en) * 1993-03-15 1998-06-02 International Business Machines Corporation Message based exception handler
US5758141A (en) * 1995-02-10 1998-05-26 International Business Machines Corporation Method and system for selective support of non-architected instructions within a superscaler processor system utilizing a special access bit within a machine state register
US6052801A (en) * 1995-05-10 2000-04-18 Intel Corporation Method and apparatus for providing breakpoints on a selectable address range
US5659679A (en) * 1995-05-30 1997-08-19 Intel Corporation Method and apparatus for providing breakpoints on taken jumps and for providing software profiling in a computer system
US5621886A (en) * 1995-06-19 1997-04-15 Intel Corporation Method and apparatus for providing efficient software debugging
US5740413A (en) * 1995-06-19 1998-04-14 Intel Corporation Method and apparatus for providing address breakpoints, branch breakpoints, and single stepping
JP3451594B2 (ja) * 1995-12-21 2003-09-29 株式会社森精機ハイテック 数値制御装置における記憶手段アクセス制御方法および数値制御装置
FR2757653B1 (fr) * 1996-12-20 1999-03-12 Sextant Avionique Controleur d'entrees-sorties autonome et deporte
US6009515A (en) * 1997-05-30 1999-12-28 Sun Microsystems, Inc. Digital data processing system including efficient arrangement to support branching within trap shadows

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3766532A (en) * 1972-04-28 1973-10-16 Nanodata Corp Data processing system having two levels of program control
GB1426749A (en) * 1973-06-05 1976-03-03 Burroughs Corp Micro programme data processor having parallel instruction flow streams for plural level of subinstruction sets
US4370709A (en) * 1980-08-01 1983-01-25 Tracor, Inc. Computer emulator with three segment microcode memory and two separate microcontrollers for operand derivation and execution phases
US4434462A (en) * 1980-11-24 1984-02-28 Texas Instruments Incorporated Off-chip access for psuedo-microprogramming in microprocessor
US4399505A (en) * 1981-02-06 1983-08-16 Data General Corporaton External microcode operation in a multi-level microprocessor
US4928223A (en) * 1982-10-06 1990-05-22 Fairchild Semiconductor Corporation Floating point microprocessor with directable two level microinstructions
US4901235A (en) * 1983-10-28 1990-02-13 Data General Corporation Data processing system having unique multilevel microcode architecture
US4975837A (en) * 1984-10-01 1990-12-04 Unisys Corporation Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets

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FR2632746A1 (fr) 1989-12-15

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