JPH01309177A - Information processor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトル演算を行う情報処理装置におけるマ
スク制御方式に係り、特に、ベクトルマスク中の演算許
可エレメントを検出して、必要なベクトルエレメントの
みの演算を行い、高進なベクトルマスク中を可能とした
情報処理装置に関する０
〔従来の技術〕
従来のこの種情報処理装置におけるベクトル演算マスク
制御は、ベクトルマスクにより演算が抑止されている場
合も、その演算は実行され、その結果の書込みのみを抑
止するように行われていた。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a mask control method in an information processing device that performs vector operations, and in particular, detects operation-permitted elements in a vector mask and selects necessary vector elements. [Prior art] Vector operation mask control in a conventional information processing apparatus of this type is effective when operations are suppressed by a vector mask. However, the operation was executed and only the writing of the result was inhibited.
以下、この種従来技術によるベクトル演算を行う情報処
理装置について、図面により説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An information processing apparatus that performs vector calculation according to this type of conventional technology will be described below with reference to the drawings.
第２図は従来のベクトル演算マスク制御を行う情報処理
装置の構成を示すブロック図である。第２図において、
１０１はレジスタ、１０３はインクリメンタ、１０５．
１０６．１１５はベクトルレジスタ、１０７はアドレス
レジスタ、１１０〜１１２゜２１６〜２１８は遅延ラッ
チ、１１３はベクトル演算器、１１４は終了検出器、２
０９はベクトルマスクレジスタである。FIG. 2 is a block diagram showing the configuration of an information processing device that performs conventional vector calculation mask control. In Figure 2,
101 is a register, 103 is an incrementer, 105.
106, 115 is a vector register, 107 is an address register, 110 to 112, 216 to 218 are delay latches, 113 is a vector arithmetic unit, 114 is an end detector, 2
09 is a vector mask register.
第２図に示す情報処理装置は、ベクトルレジスタ１０５
，１０６内に保持されているベクトルエレメントをアド
レスレジスタ１０７内のアドレスに従って順次続出し、
ベクトル演算器１１３で演算シタ結果をベクトルレジス
タ１１５に格納する動作を行っている。以下の説明では
、ベクトルレジスタ１０５．１０６．１１５の間で、
Ａ （ｉ）＋ Ｂ （ｉ）＝Ｃ（ｉ）のベクトル演算を
実行するものとする。The information processing device shown in FIG.
, 106 in sequence according to the address in the address register 107,
The vector arithmetic unit 113 performs an operation of storing the arithmetic result in the vector register 115. In the following description, between vector registers 105.106.115,
It is assumed that a vector operation of A (i) + B (i) = C (i) is executed.
第２図に示す情報処理装置において、演算起動時、ベク
トル現出し用のアドレスレジスタ１０７は、０”にイニ
シャライズされ、これにより、ベクトルレジスタ１０５
及び１０６より、ニレメツ５００番目のデータＡ（０）
、Ｂ（０）が読出される。読出されたデータは、ベクト
ル演算器１１３により加算が行われ、その演算結果のデ
ータＣ（０）がベクトルレジスタ１１５へ書込まれる。In the information processing device shown in FIG.
From and 106, Niremetsu 500th data A(0)
, B(0) are read. The read data is added by the vector arithmetic unit 113, and the resultant data C(0) is written into the vector register 115.
この動ト並行して、アドレスレジスタ１０７内のアドレ
スは、レジスタ１０１及びインクリメンタ１０３を介し
てカウントアツプされ、アドレスレジスタ１０７に再セ
ットされる。このアドレスにより、次に、ベクトルレジ
スタ１０５．１０６からエレメントの１番目のデータＡ
（１）、Ｂ（１）が読出され、ベクトル演算器１１３に
供給され、その演算結果Ｃ（１）がベクトルレジスタ１
１５に格納される。In parallel with this operation, the address in the address register 107 is counted up via the register 101 and the incrementer 103, and is reset in the address register 107. With this address, the first data A of the element is then transferred from the vector registers 105 and 106.
(1) and B(1) are read out and supplied to the vector arithmetic unit 113, and the arithmetic result C(1) is read out from the vector register 1.
15.
以後、同様な動作が繰返えされ、次々とベクトルレジス
タ１０５，１０６内のエレメントが処理され、終了検出
器１１４で最後のエレメントの処理が検出されると、バ
ス１５０を介して図示しないベクトル制御論理部に演算
の終了が通知され、ベクトル演算が終了する。Thereafter, similar operations are repeated, and the elements in the vector registers 105 and 106 are processed one after another. When the end detector 114 detects the processing of the last element, vector control (not shown) is performed via the bus 150. The logic unit is notified of the end of the operation, and the vector operation ends.
一方、ベクトルマスクレジスタ２０９内のマスクビット
は、ベクトルレジスタ１０５，１０６内に格納されてい
るベクトルエレメントに１対１に対応しており、該ビッ
トの値が１”のとき対応するエレメントの演算の実行を
許可し、′０″のとき対応するエレメントの演算の実行
を抑止する。On the other hand, the mask bits in the vector mask register 209 have a one-to-one correspondence with the vector elements stored in the vector registers 105 and 106, and when the value of the bit is 1'', the operation of the corresponding element is Execution is permitted, and when '0', execution of the operation of the corresponding element is inhibited.
スフ、Ｃわち、マスクビット″１”は演算実行ビットを
、′０”は演算抑止ビットを意味する。In other words, the mask bit "1" means an operation execution bit, and the mask bit "0" means an operation inhibition bit.
このベクトルマスクレジスタ２０９内のマスクビットは
、アドレスレジスタ１０７によりベクトルレジスタ１０
５．１０６内のエレメントが読出されるとき同時に読出
され、遅延ラッチ２１６〜２１８及びバス１５１を介し
てベクトルレジスタ１５１に作用する。また、これらの
読出しに用いられ次アドレスレジスタ１０７内のアドレ
スも、遅延ラッチ１１０〜１１２を介してベクトルレジ
スタ１１５に与えられる。遅延ラッチ１１０〜１１２及
び２１６〜２１８は、その遅延時間がベクトル演算器１
１３の演算遅延時間と一致するように設定されている。The mask bits in this vector mask register 209 are set in the vector register 10 by the address register 107.
When the elements in 5.106 are read out, they are read out simultaneously and act on vector register 151 via delay latches 216-218 and bus 151. Further, the address in next address register 107 used for reading these is also given to vector register 115 via delay latches 110-112. The delay latches 110 to 112 and 216 to 218 have their delay times
The calculation delay time is set to match the calculation delay time of No. 13.
このため、ベクトル演算器１１３から演算結果がベクト
ルレジスタ１１５に与えられたとき、この演算のための
ベクトルエレメントの読出しに用いたアドレスと、この
エレメントに対応して読出されたマスクビットとが同時
にベクトルレジスタに与えられることＫなる。Therefore, when a calculation result is given to the vector register 115 from the vector calculator 113, the address used to read the vector element for this calculation and the mask bit read corresponding to this element are simultaneously stored in the vector register 115. The value given to the register is K.
従って、読出し用のアドレスレジスタ１０７により、ベ
クトルレジスタ１０５，１０６内のエレメントと同時に
読出されたベクトルマスクレジスタ２０９のマスクビッ
トは、そのマスクビットの値が０′のとき、バス１５１
を介してその演算結果のベクトルレジスタ１１５への書
込みを禁止し、マスクビットの値が′１”のとき、その
演算結果のベクトルレジスタ１１５への書込みを許可す
る。Therefore, when the value of the mask bit of the vector mask register 209 read simultaneously with the elements in the vector registers 105 and 106 by the read address register 107 is 0', the mask bit of the vector mask register 209 is
Writing of the result of the operation to the vector register 115 is prohibited via the mask bit, and writing of the result of the operation to the vector register 115 is permitted when the value of the mask bit is '1''.
前述した従来技術による情報処理装置におけるマスク制
御は、ベクトルマスクビットが′０″で、演算が抑止さ
れているエレメントに対しても、演算実行ステージが走
り、演算時間を浪費してしまう。このような、演算時間
の浪費を無くすことを可能とした他の従来技術が、例え
ば、特開昭５８−２２４４６号公報等に記載されて知ら
れている。In the mask control in the information processing apparatus according to the conventional technology described above, the operation execution stage runs even for elements whose vector mask bit is '0'' and operations are inhibited, and operation time is wasted. Another conventional technique that makes it possible to eliminate wasted calculation time is known, for example, as described in Japanese Patent Application Laid-Open No. 58-22446.
この従来技術は、ベクトルマスク内の演算抑止ビット、
すなわち、ビットの値が０”のビットを検出し、一定個
数の０”が連続して存在する場合についてのみ、その間
の演算を飛びこすように制御することにより、前述の演
算時間の浪費を無くすものである。This conventional technology uses an operation inhibit bit in a vector mask,
In other words, by detecting a bit whose value is 0'' and controlling the operation to be skipped only when a certain number of consecutive 0's exist, the above-mentioned wasted calculation time is eliminated. It is something.
前述の従来技術は、ベクトルマスクビットが、′０”で
ある場合にも、演算処理自体を抑止することができず、
演算時間を浪費してしまうという問題点を有し、また、
ベクトルマスクビットが、一定個数″０″である場合に
その演算を抑止できる従来技術においても、ベクトルマ
スク中に、“０”が不連続に存在する場合についての配
慮が行われておらず、このような場合には、無駄な演算
が行われてしまい、演算時間を浪費してしまうという問
題点があった。The above-mentioned conventional technology cannot suppress the arithmetic processing itself even when the vector mask bit is '0'.
It has the problem of wasting calculation time, and
Even in the conventional technology that can suppress the operation when a certain number of vector mask bits are "0", no consideration is given to the case where "0" exists discontinuously in the vector mask, and this problem occurs. In such a case, there is a problem in that unnecessary calculations are performed and calculation time is wasted.
本発明の目的は、ベクトルマスクレジスタ内の演算抑止
ビットの内容がどんなに不連続であっても、無効な演算
を行わずに、有効な演算だけを無駄なく実行して、ベク
トル演算を高速に処理することのできるベクトル演算マ
スク制御を行う情報処理装置を提供することにある。An object of the present invention is to process vector operations at high speed by executing only valid operations without waste, without performing invalid operations, no matter how discontinuous the contents of the operation inhibit bits in the vector mask register are. An object of the present invention is to provide an information processing device that performs vector calculation mask control that can perform vector calculation mask control.
本発明によれば、前記目的は、ベクトル演算の実行を指
示するベクトルマスクレジスタの各エレメントと比較す
るデータを保持する比較マスクエレメントレジスタと、
前記マスクレジスタのエレメント数と同数の比較回路と
、これらの比較回路による比較結果を入力とする優先順
位付エンコーダーと、該エンコーダより出力されるエレ
メント番号に、任意の数を加算する演算器とを備えるこ
とにより達成される。According to the present invention, the purpose is to provide a comparison mask element register that holds data to be compared with each element of a vector mask register that instructs execution of a vector operation;
Comparing circuits of the same number as the number of elements of the mask register, a priority encoder that inputs the comparison results of these comparing circuits, and an arithmetic unit that adds an arbitrary number to the element number output from the encoder. This is achieved by being prepared.
比較マスクエレメントレジスタには、ベクトル演算の実
行に先立ち、ベクトルマスクが演算の実行を指示する場
合のマスクビットの値が格納される。演算実行時、優先
順位付エンコーダより出力されるエレメント番号は、処
理すべきエレメント番号であり、この１エレメントに対
する処理の終了後、該エレメント番号を比較回路に作用
させることにより、優先順位付エンコーダより、次に処
理すべきエレメント番号を得ることができる。Prior to execution of a vector operation, the comparison mask element register stores the value of the mask bit when the vector mask instructs execution of the operation. When executing an operation, the element number output from the priority encoder is the element number to be processed, and after the processing for this one element is completed, by applying the element number to the comparison circuit, the priority encoder outputs the element number to be processed. , the next element number to be processed can be obtained.
このような作用により、本発明は、有効なベクトル演算
のみを実行させることができる。Due to this effect, the present invention allows only effective vector operations to be executed.
以下、本発明による情報処理装置の一実施例を図面によ
り詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an information processing apparatus according to the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、１１は比較エレメントレジスタ、
１２は比較回路、１４は優先順位付エンコーダ、１５は
エレメント番号変位レジスタ、１７は演算器、１９．２
０は終了検出器、２１．２２はセレクタ、２６はデコー
ダ、２７は比較回路抑止ラッチ、２８はベクトル演算制
御部であり、他の符号は第２図の場合と同一である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In FIG. 1, 11 is a comparison element register;
12 is a comparison circuit, 14 is a priority encoder, 15 is an element number displacement register, 17 is an arithmetic unit, 19.2
0 is an end detector, 21 and 22 are selectors, 26 is a decoder, 27 is a comparator circuit inhibit latch, and 28 is a vector calculation control section, and the other symbols are the same as in the case of FIG.
第１図に示す本発明による情報処理装置の一実施例は、
演算すべきベクトルエレメントが格納されているベクト
ルレジスタのアドレスを決定するために、ベクトルマス
クレジスタ２０９、該ベクトルマスクレジスタ２０９の
エレメント数と同数の比較回路１２、比較抑止ラッチ２
７、優先順位付エンコーダ１４、エレメント番号変位レ
ジスタ１５、演算器１７等を備えて構成され、ベクトル
演算を行う部分は、従来技術の場合と同様に構成されて
いる。An embodiment of the information processing apparatus according to the present invention shown in FIG.
In order to determine the address of the vector register in which the vector element to be calculated is stored, a vector mask register 209, comparison circuits 12 of the same number as the number of elements of the vector mask register 209, and a comparison suppression latch 2 are used.
7, a priority encoder 14, an element number displacement register 15, an arithmetic unit 17, etc., and a portion for performing vector calculations is configured in the same manner as in the prior art.
このように構成された本発明の実施例において、ベクト
ル演算制御部２８は、演算起動前に、ベクトルマスクレ
ジスタ２０９のエレメント番号″θ″と、ベクトルレジ
スタ１０５，１０６の開始すべきエレメント番号との変
位値を、エレメント番号変位レジスタ１５に格納すると
ともに、この演算処理で実行を指示しているマスクデー
タの値″１”ヲ比較エレメントレジスタ１１に格納する
。In the embodiment of the present invention configured in this way, the vector calculation control unit 28 sets the element number "θ" of the vector mask register 209 and the element number to start in the vector registers 105 and 106 before starting the calculation. The displacement value is stored in the element number displacement register 15, and the value "1" of the mask data that is instructed to be executed in this calculation process is stored in the comparison element register 11.
演算の起動が行われると、比較回路１２は、ベクトルマ
スクレジスタ２０９内の各エレメント番号の値と比較エ
レメントレジスタ１１内の値とをエレメント毎に比較し
、その値が一致したとキニ比較結果出力線１３に信号”
１”を出力し、優先順位付エンコーダ１４に入力する。When the calculation is started, the comparison circuit 12 compares the value of each element number in the vector mask register 209 and the value in the comparison element register 11 for each element, and outputs the comparison result when the values match. Signal on line 13”
1'' and input it to the priority encoder 14.
優先順位付エンコーダ１４は、ベクトルマスクレジスタ
２０９のエレメント番号″０″を比較した比較結果出力
線の側から優先順位が与えられており、その出力線１０
６に、入力が”１”である最も若番のエレメント番号を
出力する。この出力線１０６上のエレメント番号は、演
算器１０７によフ、エレメント番号変位レジスタ１０５
内の値が加算され、ベクトルレジスタ１０５．１０６に
対する読出しアドレスとして、アドレスレジスタ１０７
にセットされる。The prioritized encoder 14 is given priority from the side of the comparison result output line that compares the element number "0" of the vector mask register 209, and the output line 10
6, the smallest element number whose input is "1" is output. The element number on this output line 106 is sent to the arithmetic unit 107 and sent to the element number displacement register 105.
The values in address register 107 are added and used as read addresses for vector registers 105 and 106.
is set to
ベクトルレジスタ１０５．１０６内に格納されているベ
クトルエレメントは、このアドレスレジスタ１０７内の
読出しアドレスにより読出され、ベクトル演算器１１３
により演算され、その結果がセレクタ１２１を介してベ
クトルレジスタ１１５に格納される。このとき、ベクト
ルレジスタ１１５に対する曹込みアドレスは、アドレス
レジスタ１０７より、レジスタ２３、セレクタ２２を介
して与えられる。The vector elements stored in the vector registers 105 and 106 are read out by the read address in this address register 107, and are read out by the vector arithmetic unit 113.
The result is stored in the vector register 115 via the selector 121. At this time, the address for the vector register 115 is given from the address register 107 via the register 23 and the selector 22.
前述の動作に並行して、優先順位付エンコーダ１４より
出力線１６に出力されたエレメント番号は、デコーダ２
６によシブコードされて、そのエレメント番号の比較回
路抑止ラッチ２７をラッチする。ラッチされた比較回路
抑止ラッチ２７は、対応する比較回路１２の比較動作を
抑止する。これにより、この比較回路１２は、比較結果
出力線１３上の値を１”から０”にする。このため、優
先順位付エンコーダ１４は、次に６１”となっている比
較結果出力線１３のエレメント番号を出力し、演算器１
７に与える。In parallel with the above operation, the element number output from the priority encoder 14 to the output line 16 is sent to the decoder 2.
6 and latches the comparison circuit inhibit latch 27 of that element number. The latched comparison circuit inhibition latch 27 inhibits the comparison operation of the corresponding comparison circuit 12. As a result, the comparison circuit 12 changes the value on the comparison result output line 13 from 1'' to 0''. Therefore, the priority encoder 14 next outputs the element number of the comparison result output line 13 which is 61'', and the arithmetic unit 1
Give to 7.
前述の動作を繰返し実行することにより、演算器１７は
、演算を実行すべきベクトルエレメントのアドレスのみ
を次々と出力することができ、ベクトル演算器１１３は
、演算すべきベクトルエレメントのみの演算を実行する
ことができる。By repeatedly performing the above-mentioned operations, the arithmetic unit 17 can successively output only the addresses of the vector elements to be computed, and the vector arithmetic unit 113 can execute the arithmetic operations only for the vector elements to be computed. can do.
ベクトル演算制御部２８は、終了検出器１９で最後のベ
クトルエレメントアドレスが検出されたとき、または、
終了検出器２０で比較結果出力線１０３上の全ての値が
′０”であることが検出されたとき、これらの終了検出
器１９．２０からの終了報告を受けて、ベクトル演算を
終了させる。The vector calculation control unit 28 operates when the end detector 19 detects the last vector element address, or
When the end detector 20 detects that all the values on the comparison result output line 103 are '0', the vector calculation is ended upon receiving the end reports from these end detectors 19 and 20.
前述した本発明の実施例において、ベクトル演算制御部
２８からデコーダ２６への制御線は、ベクトルマスクレ
ジスタ２０９の途中のエレメント番号からベクトル演算
を開初する場合に、開始エレメント番号より上位のエレ
メント番号に対応する比較回路１２の比較動作を抑止す
るため、対応する比較回路抑止ラッチの全てをセットす
ることが可能である。In the embodiment of the present invention described above, when starting a vector operation from an element number in the middle of the vector mask register 209, the control line from the vector operation control unit 28 to the decoder 26 is connected to an element number higher than the starting element number. In order to inhibit the comparison operation of the comparison circuit 12 corresponding to , it is possible to set all of the corresponding comparison circuit inhibition latches.
また、セレクタ２１は、ベクトルマスクレジスタ２０９
゛内のベクトルマスクが特定の値であるエレメント番号
をベクトルレジスタ１１５に順次格納する演算を行う場
合に、レジスタ２３側に切替え制御され、レジスタ２３
にセットされ友ベクトルエレメント番号をベクトルレジ
スタ１１５への格納データとし、セレクタ２２は、この
とき、インクリメンタ１０３側に切替え制御されて、イ
ンクリメンタ１０３から、ベクトルレジスタ１１５に対
するアドレスをベクトルレジスタ１１５に与えるように
作用する。The selector 21 also includes a vector mask register 209
When performing an operation to sequentially store element numbers whose vector masks in ゛ are specific values in the vector register 115, the control is switched to the register 23 side;
is set to store the friend vector element number in the vector register 115. At this time, the selector 22 is controlled to switch to the incrementer 103 side, and the incrementer 103 gives the address for the vector register 115 to the vector register 115. It works like this.
前述した本発明の実施例において、ベクトルマスクレジ
スタ２０９のニレメン、ト長と、ベクトルレジスタ１０
５，１０６のエレメント長が等しい場合には、ベクトル
マスクレジスタ２０９のエレメント番号″′０”と、ベ
クトルレジスタ１０５，１０６の開始すべきエレメント
番号との変位は、常に０”とできるので、エレメント番
号変位レジスタ１０５及び演算器１０７を不要とするこ
とができる。In the embodiment of the present invention described above, the length of the vector mask register 209 and the vector register 10 are
When the element lengths of 5 and 106 are equal, the displacement between the element number "'0" of the vector mask register 209 and the starting element number of the vector registers 105 and 106 can always be 0", so the element number The displacement register 105 and the arithmetic unit 107 can be made unnecessary.
前述した本発明の実施例によれば、演算が指示されたベ
クトルエレメントのみの演算を行って、その結果を得る
ことができるので、マスク制御によるベクトル演算を高
速に行うことが可能になり、ま九、演算を行うべき、あ
るいは、演算を行う必要のナイベクトルエレメントのエ
レメント番号を順次レジスタ等に取込む必要のある場合
にも、エレメント番号を高速に得ることが可能である。According to the embodiment of the present invention described above, it is possible to perform calculations on only the vector elements for which calculations have been instructed and obtain the results, making it possible to perform vector calculations using mask control at high speed. 9. Even when it is necessary to sequentially import into a register or the like the element numbers of the vector elements to be or need to be subjected to an operation, it is possible to obtain the element numbers at high speed.
以上説明したように、本発明によれば、ベクトル演算を
行う情報処理装置において、ベクトルマスクの値がどの
ように配列されていても、無効な演算を行わずに、有効
なエレメントのみの演算を行うことができるので、ベク
トル演算を高速に処理することができる。As explained above, according to the present invention, an information processing device that performs vector operations can perform operations on only valid elements without performing invalid operations, regardless of how the values of the vector mask are arranged. Therefore, vector operations can be processed at high speed.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来技術の一例を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing an example of the prior art.
Claims (1)
クトルマスクデータを順次読出し、ベクトルマスクデー
タのエレメント値に従い、ベクトルデータの演算を行う
情報処理装置において、ベクトルマスクデータを保持す
るベクトルマスクレジスタ内の演算の実行を指示してい
るエレメントのエレメント番号を順次演算する演算手段
を備え、この演算手段より出力されるエレメント番号に
基づいて、ベクトルデータを読出しその演算を実行する
ことを特徴とする情報処理装置。 ２、前記演算手段は、前記ベクトルマスクレジスタ内の
各エレメントの値と演算の実行を示す値とを比較する、
ベクトルマスクレジスタのエレメント数と同数の比較回
路と、該比較回路の比較結果により、演算を実行すべき
ベクトルデータのエレメント番号を出力する優先順位付
エンコーダと、該エンコーダより出力されたエレメント
番号に対応する比較回路の動作を抑止する回路とを備え
て構成されることを特徴とする特許請求の範囲第１項記
載の情報処理装置。 ３、前記演算手段から得られた、演算の実行をすべきベ
クトルデータのエレメント番号を、順次ベクトルレジス
タに格納可能としたことを特徴とする特許請求の範囲第
１項または第２項記載の情報処理装置。[Claims] 1. A vector that holds vector mask data in an information processing device that sequentially reads vector data and vector mask data consisting of a plurality of elements and performs calculations on the vector data according to element values of the vector mask data. It is characterized by comprising a calculation means for sequentially calculating the element numbers of the elements instructing execution of the calculation in the mask register, and reading vector data and executing the calculation based on the element numbers output from the calculation means. Information processing equipment. 2. The calculation means compares the value of each element in the vector mask register with a value indicating execution of the calculation;
Comparison circuits with the same number as the number of elements in the vector mask register, a priority encoder that outputs the element number of the vector data to be operated on based on the comparison result of the comparison circuit, and the element number output from the encoder. 2. The information processing apparatus according to claim 1, further comprising a circuit for suppressing the operation of the comparison circuit. 3. Information according to claim 1 or 2, characterized in that the element numbers of the vector data to be subjected to the calculation obtained from the calculation means can be stored sequentially in a vector register. Processing equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13935988A JPH01309177A (en) | 1988-06-08 | 1988-06-08 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13935988A JPH01309177A (en) | 1988-06-08 | 1988-06-08 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309177A true JPH01309177A (en) | 1989-12-13 |
Family
ID=15243493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13935988A Pending JPH01309177A (en) | 1988-06-08 | 1988-06-08 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309177A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731078A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Vector data processor |
| JPS61251960A (en) * | 1985-03-29 | 1986-11-08 | Nec Corp | Vector instruction processor |
-
1988
- 1988-06-08 JP JP13935988A patent/JPH01309177A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731078A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Vector data processor |
| JPS61251960A (en) * | 1985-03-29 | 1986-11-08 | Nec Corp | Vector instruction processor |
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