JPH01307094A - Nonvolatile ram - Google Patents

Abstract

PURPOSE:To attain recall action without pre-charging it by composing a circuit for the recall of a P channel transister (TR) and an N channel TR having a common floating gate. CONSTITUTION:A supply voltage 100 of an SRAM 1 is dropped down to a ground potential, the contents of the SRAM 1 is reset, a selecting gate 12 is set at an H, and a selecting register 10 is made into a conductive condition. Next, when the power source 100 is raised up to a supply voltage VCC, an electron is injected to a floating gate 13, when it is in a negatively charged condition, a read P channel TR 14 is conducted, an N channel TR is made into a non-conductive condition, and since a current is supplied through the TR 14 to a node 4, nodes 4 and 5 are respectively set at the H and an L in the condition in which the power source 100 of the SRAM 1 is raised up to the supply voltage VCC. Further, in the condition in which the power source 100 of the SRAM 1 is raised up to the VCC, the nodes 4 and 5 are respectively fixed at the L and H, and the recall action is completed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦ
ＥＴで構成されたＥＥＰＲＯＭとから成る不揮発性ＲＡ
Ｍに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an SRAM configured with CMOS and a MISF
Non-volatile RA consisting of EEPROM configured with ET
Regarding M.

〔発明の概要〕[Summary of the invention]

一般に、不揮発性ＲＡＭにおいて、ＥＥＰＲＯＭの内容
をＳＲＡＭへ転送することをリコールと呼ぶ。Generally, in nonvolatile RAM, transferring the contents of EEPROM to SRAM is called recall.

本発明は、ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦ
ＥＴで構成されたＥＥＰＲＯＭとから成　　　　　　　
へる不揮発性ＲＡＭにおいて、リコールのための回路を
、共通の浮遊ゲートを持つＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージを行なわずにリコールが行なえるようにしたもの
である。The present invention uses an SRAM configured with CMOS and a MISF
It consists of an EEPROM composed of ET.
In non-volatile RAM, the recall circuit is composed of a P-channel transistor with a common floating gate and an N-channel transistor with a common floating gate.
By configuring it with a channel transistor, recall can be performed without precharging.

〔従来の技術〕[Conventional technology]

従来は、第２図に示すように選択トランジスタｌＯと浮
遊ゲー目３をゲートとしてもつ、読み出し用Ｎチャネル
トランジスタ１１とで構成されたリコール回路が知られ
ている。第３図は、従来の不揮発性ＲＡＭのリコール時
の波形図であり、ａはＳＲＡＭＩの電１１００に印加す
る波形、ｂはワード線６に印加する波形、Ｃは選択ゲー
ト１２に印加する波形、ｄはビット線７に印加する波形
である。Conventionally, as shown in FIG. 2, a recall circuit is known which is composed of a selection transistor IO and a readout N-channel transistor 11 having a floating gate 3 as its gate. FIG. 3 is a waveform diagram of a conventional nonvolatile RAM during recall, where a is the waveform applied to the SRAMI voltage 1100, b is the waveform applied to the word line 6, C is the waveform applied to the selection gate 12, d is a waveform applied to the bit line 7.

また、ｔｌはプリチャージ期間、ｔ！はディスチャージ
期間を示す。リコール動作は、第３図に示すように、ま
ず、ＳＲＡＭＩの電源１００を接地電位まで立ち下げ、
ワードｍ６およびビット線７をＩＩ　Ｈ１１レベルまで
立ち上げ、転送ゲート２を通じてノード４に電荷を充電
する。この期間をプリチャージ期間と称す０次に、電源
１００は立ち下げたまま、ワード線６を接地電位まで立
ち下げ、転送ゲート２を非導通状態にし、選択ゲート１
２を′″ＨＩＴレベルまで立ち上げ、選択トランジスタ
１０を導通状態にする。このとき、浮遊ゲート１３に電
子が注入され負に帯電した状態にあると、読み出し用ト
ランジスタ１１は非導通状態であるため、ノード４に充
電されている電荷はそのまま保持されることになるが、
浮遊ゲート１３から電子が消去され正に帯電した状態に
あると、読み出し用トランジスタ１１は導通状態である
ため、ノード４に充電されていた電荷は、読み出し用ト
ランジスタ１１を通して放電される。この期間をディス
チャージ期間と称する。Also, tl is the precharge period, and t! indicates the discharge period. In the recall operation, as shown in FIG. 3, first, the SRAMI power supply 100 is lowered to the ground potential,
Word m6 and bit line 7 are raised to II H11 level, and node 4 is charged through transfer gate 2. This period is called a precharge period.Next, while the power supply 100 remains powered down, the word line 6 is lowered to the ground potential, the transfer gate 2 is rendered non-conductive, and the selection gate 1 is turned off.
2 to the HIT level, and the selection transistor 10 becomes conductive. At this time, if electrons are injected into the floating gate 13 and it is negatively charged, the read transistor 11 is non-conductive. , the charge stored in node 4 will be retained as is, but
When electrons are erased from the floating gate 13 and the floating gate 13 is in a positively charged state, the read transistor 11 is in a conductive state, so that the charge stored in the node 4 is discharged through the read transistor 11. This period is called a discharge period.

リコール動作の最後は、選択ゲート１２を接地電位まで
立ち下げ、ＳＲＡＭＩの電源１００をＩＴ　ＨＩ＋レベ
ルまで立ち上げる。このとき、ノード４に電荷が充電さ
れた状態に友っていると、ノード５に比ベノード４の方
がＩＩ　Ｈ″ルベルなりやすいので、Ｓ　ＲＡＭ　１　
ノ’１４ａ１００　ｈ””　Ｈ”　レヘＪＩｉマチ立チ
上がった状態ではノード４はＩＴ　ＨＩＴレベルに、ノ
ード５は”Ｌ　ＩＩレベルにそれぞれ固定される。また
、ノード４から電荷が放電された状態になっていると、
逆にノード５の方が゛′Ｈ″レベルになりやすいので、
ＳＲＡＭＩの電源１００がＴＩ　Ｈ＋ルベルまで立ち上
がった状態では、ノード４がＩＴ　Ｌ　Ｔ＋レベルに、
ノード５が”Ｈ”レベルにそれぞれ固定され、リコール
動作が完了する。At the end of the recall operation, the select gate 12 is lowered to the ground potential, and the SRAMI power supply 100 is raised to the IT HI+ level. At this time, if node 4 is in a charged state, node 4 is more likely to become II H'' level than node 5, so SRAM 1
ノ'14a100h""H" In the state where the level is rising, node 4 is fixed at the IT HIT level, and node 5 is fixed at the "L II level. Also, if the charge is discharged from node 4,
On the other hand, node 5 is more likely to reach the ``H'' level, so
When the SRAMI power supply 100 rises to the TI H+ level, the node 4 goes to the IT L T+ level.
Nodes 5 are each fixed at the "H" level, and the recall operation is completed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、従来の不揮発性ＲＡＭのリコールでは、プリチ
ャージ期間が必要なため、プリチャージのためにワード
線およびビット線を駆動する回路が必要となるという欠
点があり、また、リコールにより、ノード４に１“Ｈ′
″を読み出す場合、ディスチャージの間ノード４に充電
された電荷を保持しなければならないが、読み出し用ト
ランジスタ等のリーク電流で、電荷を保持しきれなくな
り、ノード４にｌ　Ｌ　ＩＩを誤って読み出してしまう
という欠点もある。However, recall of conventional nonvolatile RAM requires a precharge period, which has the disadvantage of requiring a circuit to drive the word line and bit line for precharging. 1"H'
'', the charge charged in node 4 must be held during discharge, but due to leakage current from the readout transistor, it becomes impossible to hold the charge, and erroneously reads l L II to node 4. There is also the drawback of storing it away.

そこで、本発明は従来のこのような欠点を解決するため
に、プリチャージをしないでリコール動作が行なえる不
揮発性ＲＡＭを得ることを目的としている。SUMMARY OF THE INVENTION In order to solve these conventional drawbacks, it is an object of the present invention to provide a nonvolatile RAM that can perform a recall operation without precharging.

〔課題を解決するための手段〕[Means to solve the problem]

上記課題を解決するために、本発明はＮチャネル浮遊ゲ
ートトランジスタと共通の浮遊ゲートを持つＰチャネル
浮遊ゲートトランジスタのソースを電源電圧Ｖｃｃに、
ドレインをノード４に接続することにより、プリチャー
ジをしないで、リコール動作が行なえるようにした。In order to solve the above problems, the present invention connects the source of a P-channel floating gate transistor having a common floating gate with an N-channel floating gate transistor to a power supply voltage Vcc,
By connecting the drain to node 4, a recall operation can be performed without precharging.

〔作用〕[Effect]

上記のように構成すれば、浮遊ゲートの電位によって、
読み出し用のＰチャネルトランジスタおよびＮチャネル
トランジスタの導通、非導通の状態を制御できるので、
プリチャージを行なわずにリコール動作が行なえる。If configured as above, depending on the potential of the floating gate,
Since the conduction and non-conduction states of the P-channel transistor and N-channel transistor for reading can be controlled,
Recall operation can be performed without precharging.

〔実施例〕〔Example〕

以下に本発明の実施例を図面に基づいて詳細に説明する
。Embodiments of the present invention will be described in detail below based on the drawings.

第１図において、ＣＭＯ３により構成されたＳＲＡＭは
、ノード４を介して転送ゲート２のドレインに、またノ
ード５を介して転送ゲート３のドレインに接続され、転
送ゲート２のソースはビット線７に、ゲートはワード線
６に接続され、転送ゲート３のソースはビット線８に、
ゲートはワード線６に接続される。選択トランジスタ１
ｏのドレインはノード４に、ソースは読み出し用Ｐチャ
ネルトランジスタ１４およびＮチャネルトランジスタ１
１のそれぞれのドレインに、ゲートは選択ゲート１２に
接続される。読み出し用Ｐチャネルトランジスタ１４と
Ｎチャネルトランジスタ１１のゲートは、共通の浮遊ゲ
ート１３を持ち、ソースはそれぞれ電源電圧Ｖｃｃと接
地電位とに接続される。浮遊ゲート１３は、ＥＥＰＲＯ
Ｍ書き換え回路部２ｏと接続される。また、１００はＳ
ＲＡＭの電源電圧である。In FIG. 1, the SRAM configured by CMO 3 is connected to the drain of transfer gate 2 via node 4 and to the drain of transfer gate 3 via node 5, and the source of transfer gate 2 is connected to bit line 7. , the gate is connected to the word line 6, the source of the transfer gate 3 is connected to the bit line 8,
The gate is connected to word line 6. selection transistor 1
o's drain is connected to node 4, and its source is connected to read P-channel transistor 14 and N-channel transistor 1
1 , the gate is connected to a selection gate 12 . The gates of the read P-channel transistor 14 and the N-channel transistor 11 have a common floating gate 13, and their sources are connected to the power supply voltage Vcc and the ground potential, respectively. The floating gate 13 is an EEPRO
It is connected to the M rewriting circuit section 2o. Also, 100 is S
This is the power supply voltage of RAM.

次に動作を説明する。Next, the operation will be explained.

第４図は、不揮発性ＲＡＭのリコール時の波形図であり
、ＣはＳＲＡＭＩの電源１００に印加する波形、ｆは選
択ゲート１２に印加する波形である。FIG. 4 is a waveform diagram when recalling the nonvolatile RAM, where C is the waveform applied to the SRAMI power supply 100, and f is the waveform applied to the selection gate 12.

また、ｔ３はＳＲＡＭリセット期間、ｔ４はデータ決定
期間を示す、リコール動作は、第４図に示すように、ま
ず、ＳＲＡＭＩの電源電圧１００を接地電位まで立ち下
げ、ＳＲＡＭＩの内容をリセットし、選択ゲート１２を
ＩＩ　ＨＩＴレヘルにして選択トランジスタ１０を導通
状態とする。次に、電源ｔｏｏを電源電圧Ｖｃｃまで立
ち上げるが、このとき、°浮遊ゲート１３に電子が注入
され、負に帯電した状態にあると、読み出し用Ｐチャネ
ルトランジスタ１４は導通し、Ｎチャネルトランジスタ
１１は非導通状態となり、ノード４にはＰチャネルトラ
ンジスタ１４を通じて電流が供給されるので、ＳＲＡＭ
Ｉの電源１００が電源電圧Ｖｃｃまで立ち上がった状態
では、ノード４は′Ｈ゛°、ノード５はＩＩ　Ｌ　ＩＴ
レヘルに固定される。また、浮遊ゲート１３から電子が
消去され、正に帯電した状態にあると、読み出し用Ｐチ
ャネルトランジスタ１４は非導通、Ｎチャネルトランジ
スタ１１は導通状態となり、ノード４はＮチャネルトラ
ンジスタ１１を通じて接地電位に保たれるので、ＳＲＡ
Ｍ１のｔｉｔａｌＯＯが電ａ電圧Ｖｃｃまで立ち上がっ
た状態では、ノード４はＩＴ　Ｌ　ＩＩ、ノード５はＩ
Ｔ　ＨＩＩレベルに固定され、リコール動作が完了する
。このように、プリチャージをしないでもリコールが行
なえ、さらに、リーク電流の影響を受けない安定したリ
コールを行なうことができる。In addition, t3 indicates the SRAM reset period, and t4 indicates the data determination period. In the recall operation, as shown in FIG. The gate 12 is brought to the II HIT level and the selection transistor 10 is rendered conductive. Next, the power supply too is raised to the power supply voltage Vcc, but at this time, if electrons are injected into the floating gate 13 and it is in a negatively charged state, the read P-channel transistor 14 becomes conductive, and the N-channel transistor 11 becomes conductive. becomes non-conductive and current is supplied to node 4 through P-channel transistor 14, so that SRAM
When the power supply 100 of I rises to the power supply voltage Vcc, node 4 is 'H゛° and node 5 is II L IT
Fixed to Lehel. Further, when electrons are erased from the floating gate 13 and it is in a positively charged state, the readout P-channel transistor 14 becomes non-conductive, the N-channel transistor 11 becomes conductive, and the node 4 is brought to the ground potential through the N-channel transistor 11. Since it is maintained, SRA
When titalOO of M1 rises to voltage Vcc, node 4 is IT L II, node 5 is I
T HII level is fixed, and the recall operation is completed. In this way, recall can be performed without precharging, and furthermore, stable recall can be performed without being affected by leakage current.

〔発明の効果〕〔Effect of the invention〕

本発明は、以上説明したように、リコールのための回路
を共通の浮遊ゲートをもつＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージをしないでもリコールが行なえるので、リコール
時にワード線およびビット線を駆動する回路が不要とな
り、チップ面積の減少に効果がある。またさらに、リー
ク電流の影響を受けない安定したリコールが行なえるの
で信頬性の向上に非常に効果的である。As explained above, the present invention combines a recall circuit with a P-channel transistor having a common floating gate and an N-channel transistor having a common floating gate.
By configuring it with a channel transistor, recall can be performed without precharging, so a circuit for driving word lines and bit lines at the time of recall is not required, which is effective in reducing the chip area. Furthermore, since stable recall can be performed without being affected by leakage current, it is very effective in improving cheek confidence.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例を示す不揮発性ＲＡＭの回路図
、第２図は従来の不揮発性ＲＡＭの回路図、第３図は従
来の不連発性ＲＡＭにおけるリコール時の波形図、第４
図は本発明の不揮発性ＲＡＭにおけるリコール時の波形
図である。 １・・・ＳＲＡＭ部 １０・・・選択用トランジスタ １１・・・読み出し用Ｎチャネルトランジスタ１３・・
・浮遊ゲート １４・・・読み出し用Ｐチャネルトランジスタ以上 出願人　セイコー電子工業株式会社 代理人　弁理士　林　　敬　之　助 〒ｊ季発４生ＲＡＭの回路図　　　１疋釆の↑揮発４生
ＲＡＭの回路図第１図　　　　　　　　　第２図FIG. 1 is a circuit diagram of a non-volatile RAM showing an embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional non-volatile RAM, FIG. 3 is a waveform diagram during recall in a conventional non-volatile RAM, and FIG.
The figure is a waveform diagram at the time of recall in the nonvolatile RAM of the present invention. 1... SRAM section 10... Selection transistor 11... N-channel transistor for readout 13...
・Floating gate 14... P-channel transistor for readout and above Applicant: Seiko Electronics Co., Ltd. Agent Patent attorney Takayuki Hayashi Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦＥＴで構成
されたＥＥＰＲＯＭとから成る不揮発性ＲＡＭにおいて
、前記ＥＥＰＲＯＭの内容を前記ＳＲＡＭへ転送するた
めの回路を、Ｐチャネル浮遊ゲートトランジスタとＮチ
ャネル浮遊ゲートトランジスタとで構成したことを特徴
とする不揮発性ＲＡＭ。In a non-volatile RAM consisting of an SRAM made up of CMOS and an EEPROM made up of MISFETs, a circuit for transferring the contents of the EEPROM to the SRAM is composed of a P-channel floating gate transistor and an N-channel floating gate transistor. A non-volatile RAM characterized by the following configuration.