JPS6025836B2 - semiconductor non-volatile memory - Google Patents
semiconductor non-volatile memoryInfo
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- JPS6025836B2 JPS6025836B2 JP53061101A JP6110178A JPS6025836B2 JP S6025836 B2 JPS6025836 B2 JP S6025836B2 JP 53061101 A JP53061101 A JP 53061101A JP 6110178 A JP6110178 A JP 6110178A JP S6025836 B2 JPS6025836 B2 JP S6025836B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、浮遊ゲート構造のＭＩＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）を記憶素子とする半導体不
揮発性メモリ、いわゆるＥＰＲＯＭに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor nonvolatile memory, so-called EPROM, which uses a floating gate structure MISFET (insulated gate field effect transistor) as a storage element.
従釆、３電源方式のＥＰＲＯＭにおいては、リードモー
ド、ライトモード及び非選択モードの区別を１つの入力
ピン（ＣＢノＷＥ）で行なうものであった。However, in a three-power supply type EPROM, a read mode, a write mode, and a non-selection mode are distinguished by one input pin (CB-WE).
この場合、入力信号は、ＯＶをリードモードとし、５Ｖ
を非選択モードとし、さらに１２Ｖをライトモード（プ
ログラムモード）として、メモリ回路を制御するもので
ある。したがって、この入力回路には、ＯＶと５Ｖを織
別するための通常のしきい値電圧を有するＭＩＳＦＥＴ
の他．．５ＶとしてＶとを織別するための高いしきし、
値電圧を有するＭＩＳＦＥＴが必要となり、上製造工程
が増加することの他、その製造管理をきびしく行なうこ
とが必要になる。また、５Ｖ単一電源（書き込み電圧は
除く）のＥＰＲＯＭにおいては、上述のように１つの入
力ピン‐により、３つの動作モードの論理レベルを入力
し、それを織別することは、現在の半導体製造技術の下
では、ＭＩＳＦＥＴのしさし、値電圧のバラッキが大き
く実現不可能である。In this case, the input signal is 5V with OV in read mode.
The memory circuit is controlled by setting 12V to a non-selection mode and setting 12V to a write mode (program mode). Therefore, this input circuit includes a MISFET with a normal threshold voltage for distinguishing between OV and 5V.
Others. ．． A high slit to distinguish 5V from V,
A MISFET having a certain voltage value is required, which not only increases the number of manufacturing steps but also requires strict manufacturing control. In addition, in EPROMs with a single 5V power supply (excluding write voltage), it is difficult to input and distinguish the logic levels of three operation modes through one input pin as described above. Under the manufacturing technology, the size of the MISFET and the variation in value voltage are large, making it impossible to realize.
この発明は、書き込み高電圧を動作モード識別信号とし
ても用いることにより、実質的な入力ピンの増大を防止
しつつ、製造工程を増加させることなく、かつ製造管理
を容易とした半導体不守軍発性メモリを提供するために
なされた。This invention utilizes a write high voltage as an operation mode identification signal to prevent a substantial increase in the number of input pins, increase manufacturing steps, and facilitate manufacturing management. Made to provide sexual memory.
この発明の要旨は、制御信号が供給される制御入力端子
と、少なくとも、書き込み動作モードのときに、電源鰭
圧よりも絶対値的に高い電圧が供給される端子とを持ち
、少なくとも３種類以上の動作モードを有する半導体不
揮発性メモリであって、上記端子の電圧を検出する電圧
検出手段を有し、少なくとも上記電圧検出手段の出力信
号と、上記制御入力端子を介して伝えられる制御信号と
によって、３種類以上の動作モードから択一的に動作モ
ードが定められることを特徴とする半導体不揮発性メモ
リにある。以下、実施例により、この発明を具体的に説
明する。The gist of the invention is to have a control input terminal to which a control signal is supplied, and at least a terminal to which a voltage higher in absolute value than the power supply fin pressure is supplied in the write operation mode, and at least three types or more. A semiconductor non-volatile memory having an operation mode, comprising voltage detection means for detecting the voltage of the terminal, and at least an output signal of the voltage detection means and a control signal transmitted via the control input terminal. , a semiconductor nonvolatile memory characterized in that an operation mode is selectively determined from three or more types of operation modes. Hereinafter, the present invention will be specifically explained with reference to Examples.
図面は、この発明の一実施例を示す半導体不薄発性メモ
リの姿部回路図である。The drawing is a schematic circuit diagram of a semiconductor non-volatile memory showing an embodiment of the present invention.
同図において、１はプログラムパルス回路であり、主と
して、プログラム（書き込み）制御パルス５Ｖを高電圧
２５Ｖの書き込みパルスに変換するものである。In the figure, reference numeral 1 denotes a program pulse circuit, which mainly converts a 5V program (write) control pulse into a high voltage 25V write pulse.
この回路は、プログラム信号ＰＣＭとパワーダウン信号
ＰＤとが共通に入力される入力端子ＰＤ／ＰＣＭに、イ
ンバー回路（Ｑ，．Ｑ２）．（Ｑ３．Ｑ）及び（Ｑ．Ｑ
６）を従続したバッファ回路と、ＭＩＳＦＥＴ（Ｑ７．
Ｑ８及びＱ）で構成され、上記終段のィンバータ回路（
Ｑ５．Ｑ６）の出力を一方の入力とし、後述する高電圧
検出出力を他方の入力とするＮＯＲ回路と、このＮＯＲ
出力を入力とするインバータ回路（Ｑ，ｏ，Ｑ，．）と
、書き込み高電圧（Ｖｐｐ）を電源電圧とし、上記ィン
バータ回路（Ｑ．ｏ，Ｑ，．）の出力で制御される高電
圧出力ィンバータ回路（Ｑ，２，Ｑ，３）とにより構成
される。This circuit has inverter circuits (Q, .Q2) . (Q3.Q) and (Q.Q
6) and a MISFET (Q7.
Q8 and Q), and the final stage inverter circuit (
Q5. A NOR circuit with the output of Q6) as one input and a high voltage detection output described later as the other input, and this NOR circuit.
An inverter circuit (Q, o, Q, .) whose output is input, and a high voltage output controlled by the output of the inverter circuit (Q, o, Q, .) whose write high voltage (Vpp) is the power supply voltage. It is composed of an inverter circuit (Q, 2, Q, 3).
２はパワーダウン制御回路であり、上記書き込み高電圧
入力端子｛Ｖｐｐ）の電圧をレベルシフトするためのＭ
ＩＳＦＥＴ（Ｑ，４，Ｑ，５）とこの直列ＭＩＳＦＥＴ
回路（Ｑ．４，Ｑ，５）と分圧回路を構成するＭＩＳＦ
ＥＴ（Ｑ，ｏ）と、この分圧出力を入力とするィンバー
タ回路（Ｑ２ｏ，Ｑ２，）と、この分圧出力と、上記プ
ログラムパルス回路１のインバータ回路（Ｑ３，Ｑ）の
出力を入力とするＮＡＮＤ回路（Ｑ２２，Ｑ２３，Ｑ笹
）と、このＮＡＮＤ出力と、インバータ回路（Ｑ側 Ｑ
る）で形成された反転出力とで駆動されるブッシュプル
出力回路（Ｑ２６，Ｑ２７）とで構成される。2 is a power down control circuit, and M for level shifting the voltage of the write high voltage input terminal {Vpp).
ISFET (Q, 4, Q, 5) and this series MISFET
MISF that configures the circuit (Q.4, Q, 5) and voltage divider circuit
ET (Q, o), an inverter circuit (Q2o, Q2,) that receives this divided voltage output as input, and this divided voltage output and the output of the inverter circuit (Q3, Q) of the program pulse circuit 1 as inputs. The NAND circuit (Q22, Q23, Q bamboo), this NAND output, and the inverter circuit (Q side Q
The bush pull output circuit (Q26, Q27) is driven by the inverted output formed by
上記しベルシフト回路による分圧出力を入力とするィン
バータ回路（Ｑ２ｏ，Ｑａ）は、高電圧検出回路として
作用する。The inverter circuit (Q2o, Qa) which inputs the divided voltage output from the bell shift circuit described above acts as a high voltage detection circuit.
すなわち、誓き込み電圧（Ｖｐｐ）が、５Ｖの低電圧で
あるときは、上記分圧出力は、ＭＩＳＦＥＴ（Ｑ．４，
Ｑ，５）のしきい値電圧０．２Ｖ程となる。一方、誉き
込み時の高電圧（２５Ｖ）であるときは、１０Ｖ程度と
なる。したがって、しきし、値電圧が１．８Ｖ程度のＭ
ＩＳＦＥＴ（Ｑ２，）は、上記入力電圧であれば確実に
オン、オフして、高電圧検出動作を行なうものとなる。
この実施例においては、上記動作モード入力ピン（ＰＤ
／ＰＧＭ）から論理信号と、上記書き込み電圧｛Ｖｐｐ
）をレベルシフトしてインバータ回路に入力することに
より形成された論理信号との組合せにより、書き込み（
ライト）、読み出し（１′ード）及び非選択（パワーダ
ウン）の各動作モードを識別して、後述するアドレスデ
コーダ回路等を制御するものである。That is, when the pledge voltage (Vpp) is a low voltage of 5V, the above-mentioned divided voltage output is applied to the MISFET (Q.4,
The threshold voltage of Q, 5) is about 0.2V. On the other hand, when the voltage is high (25V) at the time of input, the voltage is about 10V. Therefore, when the threshold voltage is about 1.8V,
If the input voltage is above, the ISFET (Q2,) will reliably turn on and off to perform a high voltage detection operation.
In this embodiment, the operating mode input pin (PD
/PGM) to the logic signal from the write voltage {Vpp
) is level-shifted and input to the inverter circuit.
It identifies the operation modes of write), read (1' mode), and non-selection (power down), and controls an address decoder circuit, etc., which will be described later.
すなわち、入力ピン（ＰＤ／ＰＧＭ）に共通に入力した
信号を、上記書き込み電圧信号で、その判別を行なうこ
とにより、実質的に入力ピンの増大を防止しようとする
ものである。That is, by determining the signals commonly input to the input pins (PD/PGM) using the write voltage signal, an attempt is made to substantially prevent an increase in the number of input pins.
３は、Ｘアドレスデコーダ回路であり、アドレスバッフ
ァ回路（図示せず）を介して入力されアドレス信号を入
力とし、特定のＸアドレス、すなわち、ワード線を選択
するものである。Reference numeral 3 denotes an X address decoder circuit which receives an address signal input via an address buffer circuit (not shown) and selects a specific X address, that is, a word line.
この回路は、ＭＩＳＦＥＴ（Ｑ２４〜Ｑ２）で構成され
たＮＯＲ回路によるデコード回路と、この反転出力を形
成するィンバ−タ回路（Ｑ３２，Ｑ３４）と、上記デコ
ード出力と反転出力とを入力とするプッシュブル出力回
路（Ｑ＄，Ｑ６）で構成されたワード線駆動回路と、書
き込み高電圧供給回路（Ｑ幻，Ｑ８）とにより構成され
る。This circuit consists of a decode circuit using a NOR circuit composed of MISFETs (Q24 to Q2), an inverter circuit (Q32, Q34) that forms this inverted output, and a pushbutton that receives the decoded output and the inverted output as inputs. It is composed of a word line drive circuit composed of a bull output circuit (Q$, Q6) and a write high voltage supply circuit (Qgen, Q8).
Ｙアドレスデコーダ回路４も上記同様な回路で構成され
、その具体的回路は省略するものである。The Y address decoder circuit 4 is also constructed of a circuit similar to that described above, and the specific circuit thereof will be omitted.
５は、読み出し回路であり、６は、書き込み回路である
。5 is a read circuit, and 6 is a write circuit.
７はメモリ回路である。7 is a memory circuit.
この実施例においては、コントロールゲートを有する浮
遊ゲート構造のＭＩＳＦＥＴ（Ｑｃ）をマトリックス状
に構成してメモリ回路を得るものである。すなわち、行
を構成するＭＩＳＦＥＴ（Ｑｃ，，Ｑｃ２・・・・・・
）等は、ソースを接地し、ドレインを共通にしてディジ
ット線とし、列を構成する。In this embodiment, a memory circuit is obtained by configuring floating gate MISFETs (Qc) having control gates in a matrix. That is, the MISFETs (Qc,, Qc2...
) etc., the source is grounded and the drain is shared as a digit line to form a column.
肌ＳＦＥＴ（Ｖｃ３，Ｖｃ４・・・・・・）等はコント
ロールゲートを共通としてワード線を構成する。The skin SFETs (Vc3, Vc4, . . . ), etc. have a common control gate and form a word line.
上記×アドレスデコーダ回路３の出力は、これに対応す
るワード線に接続される。The output of the x address decoder circuit 3 is connected to the corresponding word line.
一方、上記ディジット線には、伝送ゲート肌ＳＦＥＴ（
Ｑ，，Ｑ蛇）を直列に設けて、これを介して、上記読み
出し回路５に入力される。On the other hand, the transmission gate skin SFET (
Q, , Q snake) are provided in series, and the signal is inputted to the readout circuit 5 through this.
上記Ｙアドレスデコーダ回路４の出力で、これに対応す
るディジット線の伝送ゲートＭＩＳＦＥＴ（Ｑ，）を制
御することにより、ディジット線選択を行なうものであ
る。Digit line selection is performed by controlling the transmission gate MISFET (Q,) of the corresponding digit line with the output of the Y address decoder circuit 4.
伝送ゲートＭＩＳＦＥＴ（Ｑ４２）は、書き込み時にお
けるディジット線信号が読み出し回路５に入力されるの
を禁止するためのものであり、これにより、端子（１／
０）を書き込み／読み出しデータの入出力端子として共
用することができる。The transmission gate MISFET (Q42) is for prohibiting the digit line signal from being input to the readout circuit 5 during writing, and thereby prevents the digit line signal from being input to the readout circuit 5.
0) can be shared as an input/output terminal for write/read data.
したがって、書き込み回路６による書き込みデータは、
上記伝送ゲートＭＩＳＦＥＴ（Ｑ４，，Ｑ４２）の接続
点に印加するものである。以上説明した実施例回路にお
いては、次の３種類の動作を行なわせることができる。Therefore, the write data by the write circuit 6 is
It is applied to the connection point of the transmission gate MISFET (Q4, Q42). In the embodiment circuit described above, the following three types of operations can be performed.
■ 書き込み動作（プログラムモード）
書き込み動作は、メモリＭＩＳＦＥＴ（Ｖｃ）のコント
ロールゲート及びドレィンを高電圧として、浮遊ゲート
にドレィン側からの電子をアバランシュ注入することに
より行なう。(2) Write operation (program mode) The write operation is performed by applying a high voltage to the control gate and drain of the memory MISFET (Vc) and avalanche-injecting electrons from the drain side into the floating gate.
このため、書き込み電圧端子（Ｖｐｐ）は、２５Ｖの高
電圧を印加し、入力端子（ＰＤ／ＰＧＭ）には、書き込
み時間を規定するパルス信号を印加し、入出力端子（１
／０）には、“０”又は“１”の書き込みデータを印加
する。For this reason, a high voltage of 25V is applied to the write voltage terminal (Vpp), a pulse signal that defines the write time is applied to the input terminal (PD/PGM), and the input/output terminal (1
/0), write data of “0” or “1” is applied.
上記書き込み電圧（Ｖｐｐ）の高電圧により、パワーダ
ウン制御回路２のィンバータ回路（Ｑ２ｏ，Ｑ２，）の
出力は、ローレベル（ＯＶ）となり、プログラムパルス
回路１のＮＯＲゲート回路（Ｑ７〜Ｑ９）のＭＩＳＦＥ
Ｔ（Ｑ）をオフとし、また、パワーダウン回路２のＮＡ
Ｎ回路（Ｑ２２〜ＱＱ４２）のＭＩＳＦＥＴ（Ｑ匁）を
オフとする。Due to the high write voltage (Vpp), the output of the inverter circuit (Q2o, Q2,) of the power down control circuit 2 becomes low level (OV), and the output of the NOR gate circuit (Q7 to Q9) of the program pulse circuit 1 becomes low level (OV). MISFE
T(Q) is turned off, and the NA of power down circuit 2 is
Turn off the MISFETs (Q momme) of N circuits (Q22 to QQ42).
このＭＩＳＦＥＴ（Ｑ凶）のオフにより、パワーダウン
出力（ＰＤＣ）は、ハイレベルとなり、デコーダ回路３
，４のＮＯＲゲート回路に設けられたＭＩＳＦＥＴ（Ｑ
斑）等、及びィンバータ回路（Ｑ２）をオンとして、デ
コーダ回路を活性化する。したがって、端子（ＰＤ／Ｐ
ＧＭ）に印加するプログラム入力パルスがハイレベルの
ときは、高電圧出力回賂のＭＩＳＦＥＴ（Ｑ，３）がオ
フして書き込みパルス（？ｐｐ）は、２５Ｖのハイレベ
ルを出力して、デコーダ回路に供Ｖ給する。By turning off this MISFET (Q), the power down output (PDC) becomes high level, and the decoder circuit 3
, 4, MISFET (Q
The decoder circuit is activated by turning on the inverter circuit (Q2) and the inverter circuit (Q2). Therefore, the terminal (PD/P
When the program input pulse applied to GM) is at a high level, the high voltage output circuit MISFET (Q, 3) is turned off and the write pulse (?pp) is output at a high level of 25V, and the decoder circuit V is supplied to V.
一方、デコーダ回路は、入力信号がすべてローレベルと
なるもののみが、出力回路のＭＩＳＦＥＴ（Ｑ３６）が
オフとなるため、上記高電圧の書き込みワード線信号、
及びディジツト線選択信号を形成する。On the other hand, in the decoder circuit, the MISFET (Q36) of the output circuit is turned off only when all the input signals are low level, so the high voltage write word line signal,
and form a digit line selection signal.
そして、書き込み回路６で形成された“０”又は“１”
に対応するＯＶ又は２５Ｖの高電圧出力により、デイジ
ット線レベルが決定され、コントロールゲ−ト及びドレ
ィンが共に高電圧となるものについて、上記アバランシ
ュ注入による葺き込みがなされる。Then, “0” or “1” formed by the write circuit 6
The digit line level is determined by the high voltage output of OV or 25V corresponding to the voltage, and the avalanche injection is performed for those whose control gate and drain are both at high voltage.
このプログラム入力パルスがローレベルになると、高電
圧出力回路のＭＩＳＦＥＴ（Ｑ，３）がオンして、デコ
ーダ回路への高電圧供給を停止するため、上記アバラン
シュ注入も停止する。When this program input pulse becomes low level, the MISFET (Q, 3) of the high voltage output circuit is turned on and the high voltage supply to the decoder circuit is stopped, so that the avalanche injection is also stopped.
すなわち、上記パルス入力のハイレベルパルス幅が書き
込み時間を規定するものとなる。■ 読み出し動作（リ
ードモード）読み出し時においては、前述のような高電
圧を必要としないから、書き込み電圧端子（Ｖｐｐ）の
電圧は、５Ｖの低電圧となる。That is, the high-level pulse width of the pulse input defines the write time. (2) Read Operation (Read Mode) At the time of reading, the high voltage as mentioned above is not required, so the voltage of the write voltage terminal (Vpp) is a low voltage of 5V.
したがって、パワーダウン制御回路２のィンバータ回路
（Ｑ２ｏ，Ｑ２３）の出力はハィレベル（５Ｖ）となる
。Therefore, the output of the inverter circuit (Q2o, Q23) of the power down control circuit 2 becomes high level (5V).
また、リードモードにおいては、入力端子（ＰＤ／ＰＧ
Ｍ）はローレベルとするそのである。したがって、パワ
ーダウン回路２のＮＡＮＤ回路のＭＩＳＦＥＴ（Ｑ４３
）がオフして、パワーダウン出力（ＰＤＣ）はハイレベ
ルとなり、前述のように、アドレスデコーダ回路３，４
を活性化する。また、高電圧検出出力（Ｖｐｐ）の／・
ィレベル、制御入力信号のローレベルにより、ＮＯＲ回
路（Ｑ７〜Ｑ９）の出力（ＰＣＭ）はローレベルとなる
ため、ＭＩＳＦＥＴ（Ｑ，４）及びインバータ回路（Ｑ
３９，Ｑ４０）を介した伝送ゲートＭＩＳＦＥＴ（Ｑ２
）がオンする。In read mode, the input terminal (PD/PG
M) is the low level. Therefore, the MISFET (Q43) of the NAND circuit of power down circuit 2
) is turned off, the power down output (PDC) becomes high level, and as mentioned above, the address decoder circuits 3 and 4
Activate. Also, high voltage detection output (Vpp) /・
Due to the high level and low level of the control input signal, the output (PCM) of the NOR circuit (Q7 to Q9) becomes low level, so the MISFET (Q, 4) and the inverter circuit (Q
39, Q40) through the transmission gate MISFET (Q2
) turns on.
したがって、上記端子（Ｖｐｐ）の低電圧（５Ｖ）がデ
コーダ回路３，４に供給されることなく、また、ディジ
ット出力は、読み出し回路５に入力されることとなる。Therefore, the low voltage (5V) of the terminal (Vpp) is not supplied to the decoder circuits 3 and 4, and the digit output is input to the readout circuit 5.
このことより、選ばれたワード線のみに５Ｖの選択信号
が印加され、選ばれたディジット線が読み出し回路５に
接続される。As a result, a 5V selection signal is applied only to the selected word line, and the selected digit line is connected to the readout circuit 5.
この場合、浮遊ゲートに蓄積電荷があるものは、正のコ
ントロールゲート電圧と相殺し、オフし、ないものがオ
ンして、“０”又は“１”の読み出しがなされる。■
非選択（パワーダウンモード）
非選択時に、制御入力端子（ＰＤ／ＰＧＭ）をハィレベ
ルとし、書き込み電圧端子（Ｖｐｐ）は低電圧（５Ｖ）
のままとする。In this case, those with accumulated charge on their floating gates cancel out the positive control gate voltage and are turned off, and those without are turned on, and "0" or "1" is read out. ■
Non-selected (power down mode) When non-selected, the control input terminal (PD/PGM) is set to high level and the write voltage terminal (Vpp) is set to low voltage (5V).
Leave as is.
この制御入力レベルがハイレベルであることより、ィン
バータ回路（Ｑ３，Ｑ４）の出力が／・ィレベルとなり
、パワーダウン制御回路２のＭＩＳＦＥＴ（Ｑ４３）を
オンとし、上記電圧検出出力のハイレベルにより、ＭＩ
ＳＦＥＴ（Ｑ鱗）をオンとする。Since this control input level is high level, the output of the inverter circuit (Q3, Q4) becomes /. level, turning on the MISFET (Q43) of the power down control circuit 2, and due to the high level of the voltage detection output M.I.
Turn on SFET (Q scale).
この両者のＭＩＳＦＥＴ（Ｑ２３，Ｑ４３）のオンによ
り、ＮＡＮＤ出力はローレベルとなるため、パワーダウ
ン出力（ＰＤＣ）は、ローレベルとなり、デコーダ回路
３，４を不活性状態として、無駄の消費電力が生ずるの
を防止するものである。すなわち、デコーダ回路３につ
いて言えば、肌ＳＦＥＴ（Ｑ２，Ｑ８）を共にオフとす
ることにより、非選択時の消費を防止するものである。By turning on these two MISFETs (Q23, Q43), the NAND output becomes low level, so the power down output (PDC) becomes low level, decoding the decoder circuits 3 and 4 and reducing unnecessary power consumption. This is to prevent this from occurring. That is, regarding the decoder circuit 3, both skin SFETs (Q2, Q8) are turned off to prevent consumption when not selected.
このデコーダ回路は、各ワード線、及びディジット線に
対応して設けられるものであり、その数が多いため、こ
の動作による電力削減の効果は大きいものとなる。この
実施例回路によれば、上記３種類の動作制御を書き込み
電圧（Ｖｐｐ）の変化を利用することにより、１つの制
御入力端子（ＰＤ／ＰＣＭ）で行なうことができる。This decoder circuit is provided corresponding to each word line and digit line, and since there are many decoder circuits, the power reduction effect of this operation is large. According to this embodiment circuit, the above three types of operation control can be performed with one control input terminal (PD/PCM) by utilizing changes in the write voltage (Vpp).
また、上詔書き込み電圧の変化は大きいため、これをレ
ベルシフトして、その識別を判定するにおいて、通常の
しきし、値電圧を有する。Further, since the change in the write voltage is large, it has a normal threshold value voltage when level-shifting it and determining its identification.
肌ＳＦＥＴを利用でできることとなる。したがって、製
造工程の増加が防止でき、また、その管理も容易なもの
となる。この発明は、前記実施例に限定されず、種々の
実施形態を探ることができる。This can be done by using skin SFET. Therefore, an increase in the number of manufacturing steps can be prevented, and the management thereof can be facilitated. The invention is not limited to the examples described above, but can explore various embodiments.
例えば、メモリＭＩＳＦＥＴは、コントロールゲートを
有さないものであってもよい。For example, the memory MISFET may not have a control gate.
この場合は、浮遊ゲートのみを有するメモリ肌ＳＦＥＴ
と直列にスイッチングＭＳＦＥＴを設けて、ワード線で
制御するようにすればよい。In this case, a memory skin SFET with only a floating gate
A switching MSFET may be provided in series with the word line and controlled by the word line.
また、３電源を有するものであっても、書き込み電圧の
変化を利用して、前述のような動作を行なわせるれば、
製造工程の増大、及び管理の簡略化が図られるという効
果が得られる。この発明は、浮遊ゲート構造のＭＩＳＦ
ＥＴを記憶素子とする半導体不揮発性メモリに広く利用
できる。Moreover, even if the device has three power supplies, if the above-mentioned operation is performed using changes in the write voltage,
The effects of increasing the manufacturing process and simplifying management can be obtained. This invention is a MISF with a floating gate structure.
It can be widely used in semiconductor nonvolatile memories using ET as a storage element.
図面は、この発明の一実施例を示す回線図である。
１・・・プログラムパルス回路、２・・・パワーダウン
制御回路、３・・・×デコーダ回路、４・・・Ｙデコー
ダ回路、５・・・読み出し回路、６・・・書き込み回路
、７…メモリ回路。The drawing is a circuit diagram showing an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Program pulse circuit, 2... Power down control circuit, 3... × decoder circuit, 4... Y decoder circuit, 5... Read circuit, 6... Write circuit, 7... Memory circuit.
Claims (1)
、書き込み動作モードのときに、電源電圧よりも絶対値
的に高い電圧が供給される端子とを持ち、少なくとも３
種類以上の動作モードを有する半導体不揮発性メモリで
あつて、上記端子の電圧を検出する電圧検出手段を有し
、少なくとも上記電圧検出手段の出力信号と、上記制御
入力端子を介して伝えられる制御信号とによつて、３種
類以上の動作モードから択一的に動作モードが定められ
ることを特徴とする半導体不揮発性メモリ。1 has a control input terminal to which a control signal is supplied, and at least a terminal to which a voltage higher in absolute value than the power supply voltage is supplied in the write operation mode;
A semiconductor nonvolatile memory having more than one type of operation mode, comprising voltage detection means for detecting the voltage of the terminal, and at least an output signal of the voltage detection means and a control signal transmitted via the control input terminal. 1. A semiconductor nonvolatile memory characterized in that an operation mode is selectively determined from three or more types of operation modes depending on the operation mode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061101A JPS6025836B2 (en) | 1978-05-24 | 1978-05-24 | semiconductor non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061101A JPS6025836B2 (en) | 1978-05-24 | 1978-05-24 | semiconductor non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152933A JPS54152933A (en) | 1979-12-01 |
| JPS6025836B2 true JPS6025836B2 (en) | 1985-06-20 |
Family
ID=13161351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53061101A Expired JPS6025836B2 (en) | 1978-05-24 | 1978-05-24 | semiconductor non-volatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025836B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111191A (en) * | 1981-12-23 | 1983-07-02 | Matsushita Electric Ind Co Ltd | Power source circuit |
| JPS5952497A (en) * | 1982-09-17 | 1984-03-27 | Nec Corp | Decoder circuit |
| US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
| JPH0777079B2 (en) * | 1987-07-31 | 1995-08-16 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JPH02235297A (en) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | Semiconductor circuit device |
-
1978
- 1978-05-24 JP JP53061101A patent/JPS6025836B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152933A (en) | 1979-12-01 |
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