JPH01300520A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH01300520A JPH01300520A JP13041288A JP13041288A JPH01300520A JP H01300520 A JPH01300520 A JP H01300520A JP 13041288 A JP13041288 A JP 13041288A JP 13041288 A JP13041288 A JP 13041288A JP H01300520 A JPH01300520 A JP H01300520A
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、半導体装置の製造において、傾斜した側壁
を有するパターンを形成ずろ方法に関するものである。
を有するパターンを形成ずろ方法に関するものである。
(従来の技術)
従来、半導体装置の製造において、傾斜した側壁を有す
るパターンを形成する方法としては、特開昭58−13
7214号公報に開示されているように、エツチングマ
スクに用いろレジスト1−のエツチング速度が比較的大
きいエツチング条件でレジスト層のエツジを後退させな
がら被エツチング膜をエツチングすることにより、この
被エツチング膜の残存パターンの側壁に傾斜を形成する
方法が知られている。
るパターンを形成する方法としては、特開昭58−13
7214号公報に開示されているように、エツチングマ
スクに用いろレジスト1−のエツチング速度が比較的大
きいエツチング条件でレジスト層のエツジを後退させな
がら被エツチング膜をエツチングすることにより、この
被エツチング膜の残存パターンの側壁に傾斜を形成する
方法が知られている。
この方法の一例を第2図[al〜(c)を用いて具体的
に説明する。
に説明する。
まず第2図[alに示すようにシリコン基板1上に下地
M2を形成し、その上に被エツチング膜3を被着する。
M2を形成し、その上に被エツチング膜3を被着する。
さらに、その被エツチング膜3上に第2図(blに示す
ように所望のレジスト7I!4を形成する。
ように所望のレジスト7I!4を形成する。
その後、レジスト層4のエツチング速度が比較的大きく
、シかもレジスト層4が等方的にエツチングされる条件
でこの構造物をエツチングする。
、シかもレジスト層4が等方的にエツチングされる条件
でこの構造物をエツチングする。
すると、レジスト層4のエツジが後退しながら被エツチ
ング膜3がエツチングされ、第2図(e)に示すように
、側壁に傾斜面5を有する被エツチング膜のパターン3
aが形成される。
ング膜3がエツチングされ、第2図(e)に示すように
、側壁に傾斜面5を有する被エツチング膜のパターン3
aが形成される。
(発明が解決しようとする[1)
しかしながら、以上述べたような従来のパターン形成方
法では、第2図(C1にαで示す傾斜角を充分大きく形
成するためにレジスト84のエツチング速度を大きくし
た場合に、エツチング中にレジスト層4が除去され、被
エツチング膜パターン3aの残膜量が減少したり、第3
図に示すようにパターン上部のエツジ形状が劣化すると
いう14題が生じる。特に半導体装置の製造プロセスに
おいて、下地に高低があると、レジスト層の膜厚が場所
によって異なり、膜厚が薄い部分でこのような問題が起
こりやすい。
法では、第2図(C1にαで示す傾斜角を充分大きく形
成するためにレジスト84のエツチング速度を大きくし
た場合に、エツチング中にレジスト層4が除去され、被
エツチング膜パターン3aの残膜量が減少したり、第3
図に示すようにパターン上部のエツジ形状が劣化すると
いう14題が生じる。特に半導体装置の製造プロセスに
おいて、下地に高低があると、レジスト層の膜厚が場所
によって異なり、膜厚が薄い部分でこのような問題が起
こりやすい。
この発明は、以上述べた被エツチング膜パターンの残膜
量が減少したり、パターン上部のエツジ形状が劣化する
という問題点を除去し、所定膜厚の寸法制御性のよい安
定したパターン形成が可能なパターン形成方法を提供す
ることを目的とする。
量が減少したり、パターン上部のエツジ形状が劣化する
という問題点を除去し、所定膜厚の寸法制御性のよい安
定したパターン形成が可能なパターン形成方法を提供す
ることを目的とする。
(課題を解決するための手段)
この発明では、基板上に第1の薄膜を形成し、その上に
エツチング性の異なる第2の薄膜を形成し、その上に上
部よりも下部の幅が狭いレジスト層を形成し、そのレジ
スト層の上部の幅と同一幅に第2の薄膜および第1の薄
膜を順次エツチングした後、第2の薄膜パターンの幅を
レジスト層の下部の幅まで狭め、その後、等方性成分の
割合を大きくしたエツチング条件で、前記幅が狭められ
た第2の薄膜パターンをマスクとして第1の薄膜パター
ンをエツチングする。
エツチング性の異なる第2の薄膜を形成し、その上に上
部よりも下部の幅が狭いレジスト層を形成し、そのレジ
スト層の上部の幅と同一幅に第2の薄膜および第1の薄
膜を順次エツチングした後、第2の薄膜パターンの幅を
レジスト層の下部の幅まで狭め、その後、等方性成分の
割合を大きくしたエツチング条件で、前記幅が狭められ
た第2の薄膜パターンをマスクとして第1の薄膜パター
ンをエツチングする。
(作 用)
等方性成分の割合を大きくしたエツチング条件で、幅が
狭められた第2の薄膜パターンをマスクとして第1の薄
膜パターンをエツチングすると、該第1の薄膜パターン
は上部角部がら次第にエツチングされ、第1図(elに
示すように側壁に傾斜面が形成される。そして、この発
明においては、側壁に傾斜面を形成した第1の薄膜パタ
ーンの上部の幅はレジスト層の下部の幅(狭められた第
2の薄膜パターンの輻)で安定して制御され、また第1
のRMパターンの下部の幅もレジスト層の上部の幅で安
定して制御される。また、第2の薄膜パターンにより第
1の薄膜パターンの膜減咋が防止される。
狭められた第2の薄膜パターンをマスクとして第1の薄
膜パターンをエツチングすると、該第1の薄膜パターン
は上部角部がら次第にエツチングされ、第1図(elに
示すように側壁に傾斜面が形成される。そして、この発
明においては、側壁に傾斜面を形成した第1の薄膜パタ
ーンの上部の幅はレジスト層の下部の幅(狭められた第
2の薄膜パターンの輻)で安定して制御され、また第1
のRMパターンの下部の幅もレジスト層の上部の幅で安
定して制御される。また、第2の薄膜パターンにより第
1の薄膜パターンの膜減咋が防止される。
(実 施 例)
以下この発明の一実施例を第1図を参照して説明する。
まず第1図(a)に示すように、シリコン基板11上に
下地膜としてS i O,膜12を3000人厚に形成
し、その上に被エツチング膜としての第1の薄膜13を
形成する。この第1の薄膜13としては、具体的には、
Aj−3i(1%)膜をマグネトロンスパ、り法によっ
て約6000人波着する。さらにその上にエツチング性
が異なる第2の薄[i14として、アモルファスシリコ
ン膜をマグネトロンスパッタ法にて約600人被着する
。次にノボラックのナフトキノンジアジドスルホン酸エ
ステル系レジX I−(LMR−UV; Low Mo
1ecular WeightRe s i s t
−UV) * 回転塗布法により第2ノri4i膜14
上に約1μm厚に塗布し、70℃で60秒間プリベーク
した後、ヒーM (435,6nm)を用いて縮小投影
露光を行い、100℃で60秒間ベーキングした後、L
MR専用現像液で24℃100秒間現像を行うことによ
り、同第1図ta+に示すように上部よゆも下部の幅が
狭いレジスト層15を第2の薄膜14上に形成する。
下地膜としてS i O,膜12を3000人厚に形成
し、その上に被エツチング膜としての第1の薄膜13を
形成する。この第1の薄膜13としては、具体的には、
Aj−3i(1%)膜をマグネトロンスパ、り法によっ
て約6000人波着する。さらにその上にエツチング性
が異なる第2の薄[i14として、アモルファスシリコ
ン膜をマグネトロンスパッタ法にて約600人被着する
。次にノボラックのナフトキノンジアジドスルホン酸エ
ステル系レジX I−(LMR−UV; Low Mo
1ecular WeightRe s i s t
−UV) * 回転塗布法により第2ノri4i膜14
上に約1μm厚に塗布し、70℃で60秒間プリベーク
した後、ヒーM (435,6nm)を用いて縮小投影
露光を行い、100℃で60秒間ベーキングした後、L
MR専用現像液で24℃100秒間現像を行うことによ
り、同第1図ta+に示すように上部よゆも下部の幅が
狭いレジスト層15を第2の薄膜14上に形成する。
次に、レジストN15の上部をエツチングマスクとして
平行平板型反応性イオンエツチング装置を用いて、アモ
ルファスシリコンからなる第2の薄膜14に異方性エツ
チングを施す。エツチング条件は、例えば高周波電力密
度0.2W/cIl、ガス圧20 Pa、 Bc13ガ
ス流Jil 200 sccmである。このエツチング
により、第2の薄膜14は、第1図(b)に示すように
、レジスト11!15の上部の幅に等しい第2のII!
パターン14aどなる。
平行平板型反応性イオンエツチング装置を用いて、アモ
ルファスシリコンからなる第2の薄膜14に異方性エツ
チングを施す。エツチング条件は、例えば高周波電力密
度0.2W/cIl、ガス圧20 Pa、 Bc13ガ
ス流Jil 200 sccmである。このエツチング
により、第2の薄膜14は、第1図(b)に示すように
、レジスト11!15の上部の幅に等しい第2のII!
パターン14aどなる。
次に同じエツチング装置を用いて、第2の薄膜パターン
14aをマスクとして第1の薄膜13を最後まで異方性
エツチングする。エツチング条件 Iは、例えば高周波
電力密度0.24W/cd、ガス圧35 Pa、 Bc
13ガス流fi 2005canおよびCF。
14aをマスクとして第1の薄膜13を最後まで異方性
エツチングする。エツチング条件 Iは、例えば高周波
電力密度0.24W/cd、ガス圧35 Pa、 Bc
13ガス流fi 2005canおよびCF。
とOの混合ガス流量50 secmである。このエツチ
ングにより第1の薄膜13は、レジスト層15の上部お
よび第2の薄膜パターン14aと幅が等しい第1図(e
)に示す断面矩形のパターン13aとなる。
ングにより第1の薄膜13は、レジスト層15の上部お
よび第2の薄膜パターン14aと幅が等しい第1図(e
)に示す断面矩形のパターン13aとなる。
次に、同じエツチング装置を用いて、レジストN115
の下部をマスクとして、その縁まで、第2の薄膜パター
ン14mを等方性エツチングする。エツチング条件は、
例えば高周波電力密度0.2’N/cxl 。
の下部をマスクとして、その縁まで、第2の薄膜パター
ン14mを等方性エツチングする。エツチング条件は、
例えば高周波電力密度0.2’N/cxl 。
ガス圧20 Pa、 CF、と02の混合ガス流120
0sce*sである。このエツチングにより第2のRm
、パターン14aは、第1図(d)に示すように、レジ
スト層15の下部の幅まで狭められろ。この時、エツチ
ング性の異なる第1の薄膜パターン13aはエツチング
されず矩形のまま保持される。
0sce*sである。このエツチングにより第2のRm
、パターン14aは、第1図(d)に示すように、レジ
スト層15の下部の幅まで狭められろ。この時、エツチ
ング性の異なる第1の薄膜パターン13aはエツチング
されず矩形のまま保持される。
次に、上記幅が狭められた第2のr4FJ、パターン1
4aをマスクとして、同じエツチング装置を用いて、等
方性成分の割合を大きくしたエツチング条件、例えば^
)周波電力密度0.24W/cd、ガス圧25Pa 、
Bc#、ガス流fjj−200sccmおよびCF。
4aをマスクとして、同じエツチング装置を用いて、等
方性成分の割合を大きくしたエツチング条件、例えば^
)周波電力密度0.24W/cd、ガス圧25Pa 、
Bc#、ガス流fjj−200sccmおよびCF。
とOの混合ガス流ffl 50 SCQmのエツチング
条件で第1の薄膜パターン13aをエツチングする。
条件で第1の薄膜パターン13aをエツチングする。
すると、第1の薄膜パターン13aは一ヒ部角部から次
第にエツチングされ、第1図(e)に示すように側壁に
傾斜向J6が形成される。
第にエツチングされ、第1図(e)に示すように側壁に
傾斜向J6が形成される。
そして、以」二のようにして側壁に傾斜面16を形成し
た場合は、第1のrIM膜パターン13mの上部の幅は
レジスト層15の下部の幅(狭められた第2の薄膜パタ
ーン14mの幅)で安定してm御され、第1の薄膜パタ
ーン13mの下部の幅もレジスト層15の上部の幅で安
定して制御されるので、寸法制御性よく、側壁に傾斜面
を有するパターン形成が可能どなる。また、第2のMi
膜パターン14aにより、第1の薄膜パターン13aの
膜減りも防止される。
た場合は、第1のrIM膜パターン13mの上部の幅は
レジスト層15の下部の幅(狭められた第2の薄膜パタ
ーン14mの幅)で安定してm御され、第1の薄膜パタ
ーン13mの下部の幅もレジスト層15の上部の幅で安
定して制御されるので、寸法制御性よく、側壁に傾斜面
を有するパターン形成が可能どなる。また、第2のMi
膜パターン14aにより、第1の薄膜パターン13aの
膜減りも防止される。
(発明の効果)
以上詳細に説明したように、この発明の方法によれば、
上部よりも下部の幅が狭いレジスト層と、被エツチング
膜とエツチング性の異なる薄膜を用いることによ争、側
壁に傾斜面を有するパターンを寸法安定性よく所望の膜
厚で形成することができ、高精度・高性能の半導体装置
を製造する上で貢献するところ大である。
上部よりも下部の幅が狭いレジスト層と、被エツチング
膜とエツチング性の異なる薄膜を用いることによ争、側
壁に傾斜面を有するパターンを寸法安定性よく所望の膜
厚で形成することができ、高精度・高性能の半導体装置
を製造する上で貢献するところ大である。
第1図はこの発明のパターン形成方法の一実施例を示す
工程断面図、第2図は従来のパターン形成方法を示す工
程断面図、第3図は従来の問題点の一例を示す断面図で
ある。 11・・シリコン基板、13・・・第1の薄膜、13a
・・第1のr!J’lfAパターン、14・・第2のP
lf!!、14a・・・第2の薄膜パターン、15・
レジスト層、16・・・傾斜面。 特許出願人 沖電気工業株式会社 本発明の一実施例 第1図 16:傾斜面 本発明の一実施例 第1図 従来のパターン形成方法 第2図 従来の問題点の一例 第3図
工程断面図、第2図は従来のパターン形成方法を示す工
程断面図、第3図は従来の問題点の一例を示す断面図で
ある。 11・・シリコン基板、13・・・第1の薄膜、13a
・・第1のr!J’lfAパターン、14・・第2のP
lf!!、14a・・・第2の薄膜パターン、15・
レジスト層、16・・・傾斜面。 特許出願人 沖電気工業株式会社 本発明の一実施例 第1図 16:傾斜面 本発明の一実施例 第1図 従来のパターン形成方法 第2図 従来の問題点の一例 第3図
Claims (1)
- 【特許請求の範囲】 (a)基板上に第1の薄膜を形成する工程と、 (b)その第1の薄膜上にエッチング性の異なる第2の
薄膜を形成する工程と、 (c)その第2の薄膜上に上部よりも下部の幅が狭いレ
ジスト層を形成する工程と、 (d)そのレジスト層の上部をマスクとして第2の薄膜
を異方性エッチングし、レジスト層の上部幅に対応する
第2の薄膜パターンを得る工程と、 (e)その第2の薄膜パターンをマスクとして第1の薄
膜を異方性エッチングし、同一幅の第1の薄膜パターン
を形成する工程と、 (f)その後、レジスト層の下部をマスクとして第2の
薄膜パターンを異方性エッチングし、第2の薄膜パター
ンの幅をレジスト層の下部の幅まで狭める工程と、 (g)その後、等方性成分の割合を大きくしたエッチン
グ条件で、前記幅が狭められた第2の薄膜パターンをマ
スクとして第1の薄膜パターンをエッチングすることに
より、第1の薄膜パターンの側壁に傾斜面を形成する工
程とを具備してなるパターン形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13041288A JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13041288A JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01300520A true JPH01300520A (ja) | 1989-12-05 |
Family
ID=15033646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13041288A Pending JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01300520A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100513051B1 (ko) * | 1998-12-30 | 2005-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법_ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081830A (ja) * | 1983-10-12 | 1985-05-09 | Sony Corp | アルミニウム膜のテ−パ−エツチング方法 |
JPS63124417A (ja) * | 1986-11-13 | 1988-05-27 | Canon Inc | ドライエツチング方法 |
-
1988
- 1988-05-30 JP JP13041288A patent/JPH01300520A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081830A (ja) * | 1983-10-12 | 1985-05-09 | Sony Corp | アルミニウム膜のテ−パ−エツチング方法 |
JPS63124417A (ja) * | 1986-11-13 | 1988-05-27 | Canon Inc | ドライエツチング方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100513051B1 (ko) * | 1998-12-30 | 2005-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법_ |
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