JPH01300520A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH01300520A JPH01300520A JP13041288A JP13041288A JPH01300520A JP H01300520 A JPH01300520 A JP H01300520A JP 13041288 A JP13041288 A JP 13041288A JP 13041288 A JP13041288 A JP 13041288A JP H01300520 A JPH01300520 A JP H01300520A
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造において、傾斜した側壁
を有するパターンを形成ずろ方法に関するものである。
を有するパターンを形成ずろ方法に関するものである。
（従来の技術）
従来、半導体装置の製造において、傾斜した側壁を有す
るパターンを形成する方法としては、特開昭５８−１３
７２１４号公報に開示されているように、エツチングマ
スクに用いろレジスト１−のエツチング速度が比較的大
きいエツチング条件でレジスト層のエツジを後退させな
がら被エツチング膜をエツチングすることにより、この
被エツチング膜の残存パターンの側壁に傾斜を形成する
方法が知られている。
るパターンを形成する方法としては、特開昭５８−１３
７２１４号公報に開示されているように、エツチングマ
スクに用いろレジスト１−のエツチング速度が比較的大
きいエツチング条件でレジスト層のエツジを後退させな
がら被エツチング膜をエツチングすることにより、この
被エツチング膜の残存パターンの側壁に傾斜を形成する
方法が知られている。
この方法の一例を第２図［ａｌ〜（ｃ）を用いて具体的
に説明する。
に説明する。
まず第２図［ａｌに示すようにシリコン基板１上に下地
Ｍ２を形成し、その上に被エツチング膜３を被着する。
Ｍ２を形成し、その上に被エツチング膜３を被着する。
さらに、その被エツチング膜３上に第２図（ｂｌに示す
ように所望のレジスト７Ｉ！４を形成する。
ように所望のレジスト７Ｉ！４を形成する。
その後、レジスト層４のエツチング速度が比較的大きく
、シかもレジスト層４が等方的にエツチングされる条件
でこの構造物をエツチングする。
、シかもレジスト層４が等方的にエツチングされる条件
でこの構造物をエツチングする。
すると、レジスト層４のエツジが後退しながら被エツチ
ング膜３がエツチングされ、第２図（ｅ）に示すように
、側壁に傾斜面５を有する被エツチング膜のパターン３
ａが形成される。
ング膜３がエツチングされ、第２図（ｅ）に示すように
、側壁に傾斜面５を有する被エツチング膜のパターン３
ａが形成される。
（発明が解決しようとする［１）
しかしながら、以上述べたような従来のパターン形成方
法では、第２図（Ｃ１にαで示す傾斜角を充分大きく形
成するためにレジスト８４のエツチング速度を大きくし
た場合に、エツチング中にレジスト層４が除去され、被
エツチング膜パターン３ａの残膜量が減少したり、第３
図に示すようにパターン上部のエツジ形状が劣化すると
いう１４題が生じる。特に半導体装置の製造プロセスに
おいて、下地に高低があると、レジスト層の膜厚が場所
によって異なり、膜厚が薄い部分でこのような問題が起
こりやすい。
法では、第２図（Ｃ１にαで示す傾斜角を充分大きく形
成するためにレジスト８４のエツチング速度を大きくし
た場合に、エツチング中にレジスト層４が除去され、被
エツチング膜パターン３ａの残膜量が減少したり、第３
図に示すようにパターン上部のエツジ形状が劣化すると
いう１４題が生じる。特に半導体装置の製造プロセスに
おいて、下地に高低があると、レジスト層の膜厚が場所
によって異なり、膜厚が薄い部分でこのような問題が起
こりやすい。
この発明は、以上述べた被エツチング膜パターンの残膜
量が減少したり、パターン上部のエツジ形状が劣化する
という問題点を除去し、所定膜厚の寸法制御性のよい安
定したパターン形成が可能なパターン形成方法を提供す
ることを目的とする。
量が減少したり、パターン上部のエツジ形状が劣化する
という問題点を除去し、所定膜厚の寸法制御性のよい安
定したパターン形成が可能なパターン形成方法を提供す
ることを目的とする。
（課題を解決するための手段）
この発明では、基板上に第１の薄膜を形成し、その上に
エツチング性の異なる第２の薄膜を形成し、その上に上
部よりも下部の幅が狭いレジスト層を形成し、そのレジ
スト層の上部の幅と同一幅に第２の薄膜および第１の薄
膜を順次エツチングした後、第２の薄膜パターンの幅を
レジスト層の下部の幅まで狭め、その後、等方性成分の
割合を大きくしたエツチング条件で、前記幅が狭められ
た第２の薄膜パターンをマスクとして第１の薄膜パター
ンをエツチングする。
エツチング性の異なる第２の薄膜を形成し、その上に上
部よりも下部の幅が狭いレジスト層を形成し、そのレジ
スト層の上部の幅と同一幅に第２の薄膜および第１の薄
膜を順次エツチングした後、第２の薄膜パターンの幅を
レジスト層の下部の幅まで狭め、その後、等方性成分の
割合を大きくしたエツチング条件で、前記幅が狭められ
た第２の薄膜パターンをマスクとして第１の薄膜パター
ンをエツチングする。
（作 用）
等方性成分の割合を大きくしたエツチング条件で、幅が
狭められた第２の薄膜パターンをマスクとして第１の薄
膜パターンをエツチングすると、該第１の薄膜パターン
は上部角部がら次第にエツチングされ、第１図（ｅｌに
示すように側壁に傾斜面が形成される。そして、この発
明においては、側壁に傾斜面を形成した第１の薄膜パタ
ーンの上部の幅はレジスト層の下部の幅（狭められた第
２の薄膜パターンの輻）で安定して制御され、また第１
のＲＭパターンの下部の幅もレジスト層の上部の幅で安
定して制御される。また、第２の薄膜パターンにより第
１の薄膜パターンの膜減咋が防止される。
狭められた第２の薄膜パターンをマスクとして第１の薄
膜パターンをエツチングすると、該第１の薄膜パターン
は上部角部がら次第にエツチングされ、第１図（ｅｌに
示すように側壁に傾斜面が形成される。そして、この発
明においては、側壁に傾斜面を形成した第１の薄膜パタ
ーンの上部の幅はレジスト層の下部の幅（狭められた第
２の薄膜パターンの輻）で安定して制御され、また第１
のＲＭパターンの下部の幅もレジスト層の上部の幅で安
定して制御される。また、第２の薄膜パターンにより第
１の薄膜パターンの膜減咋が防止される。
（実 施 例）
以下この発明の一実施例を第１図を参照して説明する。
まず第１図（ａ）に示すように、シリコン基板１１上に
下地膜としてＳ ｉ Ｏ，膜１２を３０００人厚に形成
し、その上に被エツチング膜としての第１の薄膜１３を
形成する。この第１の薄膜１３としては、具体的には、
Ａｊ−３ｉ（１％）膜をマグネトロンスパ、り法によっ
て約６０００人波着する。さらにその上にエツチング性
が異なる第２の薄［ｉ１４として、アモルファスシリコ
ン膜をマグネトロンスパッタ法にて約６００人被着する
。次にノボラックのナフトキノンジアジドスルホン酸エ
ステル系レジＸ Ｉ−（ＬＭＲ−ＵＶ； Ｌｏｗ Ｍｏ
１ｅｃｕｌａｒ ＷｅｉｇｈｔＲｅ ｓ ｉ ｓ ｔ
−ＵＶ） ＊ 回転塗布法により第２ノｒｉ４ｉ膜１４
上に約１μｍ厚に塗布し、７０℃で６０秒間プリベーク
した後、ヒーＭ （４３５，６ｎｍ）を用いて縮小投影
露光を行い、１００℃で６０秒間ベーキングした後、Ｌ
ＭＲ専用現像液で２４℃１００秒間現像を行うことによ
り、同第１図ｔａ＋に示すように上部よゆも下部の幅が
狭いレジスト層１５を第２の薄膜１４上に形成する。
下地膜としてＳ ｉ Ｏ，膜１２を３０００人厚に形成
し、その上に被エツチング膜としての第１の薄膜１３を
形成する。この第１の薄膜１３としては、具体的には、
Ａｊ−３ｉ（１％）膜をマグネトロンスパ、り法によっ
て約６０００人波着する。さらにその上にエツチング性
が異なる第２の薄［ｉ１４として、アモルファスシリコ
ン膜をマグネトロンスパッタ法にて約６００人被着する
。次にノボラックのナフトキノンジアジドスルホン酸エ
ステル系レジＸ Ｉ−（ＬＭＲ−ＵＶ； Ｌｏｗ Ｍｏ
１ｅｃｕｌａｒ ＷｅｉｇｈｔＲｅ ｓ ｉ ｓ ｔ
−ＵＶ） ＊ 回転塗布法により第２ノｒｉ４ｉ膜１４
上に約１μｍ厚に塗布し、７０℃で６０秒間プリベーク
した後、ヒーＭ （４３５，６ｎｍ）を用いて縮小投影
露光を行い、１００℃で６０秒間ベーキングした後、Ｌ
ＭＲ専用現像液で２４℃１００秒間現像を行うことによ
り、同第１図ｔａ＋に示すように上部よゆも下部の幅が
狭いレジスト層１５を第２の薄膜１４上に形成する。
次に、レジストＮ１５の上部をエツチングマスクとして
平行平板型反応性イオンエツチング装置を用いて、アモ
ルファスシリコンからなる第２の薄膜１４に異方性エツ
チングを施す。エツチング条件は、例えば高周波電力密
度０．２Ｗ／ｃＩｌ、ガス圧２０ Ｐａ、 Ｂｃ１３ガ
ス流Ｊｉｌ ２００ ｓｃｃｍである。このエツチング
により、第２の薄膜１４は、第１図（ｂ）に示すように
、レジスト１１！１５の上部の幅に等しい第２のＩＩ！
パターン１４ａどなる。
平行平板型反応性イオンエツチング装置を用いて、アモ
ルファスシリコンからなる第２の薄膜１４に異方性エツ
チングを施す。エツチング条件は、例えば高周波電力密
度０．２Ｗ／ｃＩｌ、ガス圧２０ Ｐａ、 Ｂｃ１３ガ
ス流Ｊｉｌ ２００ ｓｃｃｍである。このエツチング
により、第２の薄膜１４は、第１図（ｂ）に示すように
、レジスト１１！１５の上部の幅に等しい第２のＩＩ！
パターン１４ａどなる。
次に同じエツチング装置を用いて、第２の薄膜パターン
１４ａをマスクとして第１の薄膜１３を最後まで異方性
エツチングする。エツチング条件 Ｉは、例えば高周波
電力密度０．２４Ｗ／ｃｄ、ガス圧３５ Ｐａ、 Ｂｃ
１３ガス流ｆｉ ２００５ｃａｎおよびＣＦ。
１４ａをマスクとして第１の薄膜１３を最後まで異方性
エツチングする。エツチング条件 Ｉは、例えば高周波
電力密度０．２４Ｗ／ｃｄ、ガス圧３５ Ｐａ、 Ｂｃ
１３ガス流ｆｉ ２００５ｃａｎおよびＣＦ。
とＯの混合ガス流量５０ ｓｅｃｍである。このエツチ
ングにより第１の薄膜１３は、レジスト層１５の上部お
よび第２の薄膜パターン１４ａと幅が等しい第１図（ｅ
）に示す断面矩形のパターン１３ａとなる。
ングにより第１の薄膜１３は、レジスト層１５の上部お
よび第２の薄膜パターン１４ａと幅が等しい第１図（ｅ
）に示す断面矩形のパターン１３ａとなる。
次に、同じエツチング装置を用いて、レジストＮ１１５
の下部をマスクとして、その縁まで、第２の薄膜パター
ン１４ｍを等方性エツチングする。エツチング条件は、
例えば高周波電力密度０．２’Ｎ／ｃｘｌ 。
の下部をマスクとして、その縁まで、第２の薄膜パター
ン１４ｍを等方性エツチングする。エツチング条件は、
例えば高周波電力密度０．２’Ｎ／ｃｘｌ 。
ガス圧２０ Ｐａ、 ＣＦ、と０２の混合ガス流１２０
０ｓｃｅ＊ｓである。このエツチングにより第２のＲｍ
、パターン１４ａは、第１図（ｄ）に示すように、レジ
スト層１５の下部の幅まで狭められろ。この時、エツチ
ング性の異なる第１の薄膜パターン１３ａはエツチング
されず矩形のまま保持される。
０ｓｃｅ＊ｓである。このエツチングにより第２のＲｍ
、パターン１４ａは、第１図（ｄ）に示すように、レジ
スト層１５の下部の幅まで狭められろ。この時、エツチ
ング性の異なる第１の薄膜パターン１３ａはエツチング
されず矩形のまま保持される。
次に、上記幅が狭められた第２のｒ４ＦＪ、パターン１
４ａをマスクとして、同じエツチング装置を用いて、等
方性成分の割合を大きくしたエツチング条件、例えば＾
）周波電力密度０．２４Ｗ／ｃｄ、ガス圧２５Ｐａ 、
Ｂｃ＃、ガス流ｆｊｊ−２００ｓｃｃｍおよびＣＦ。
４ａをマスクとして、同じエツチング装置を用いて、等
方性成分の割合を大きくしたエツチング条件、例えば＾
）周波電力密度０．２４Ｗ／ｃｄ、ガス圧２５Ｐａ 、
Ｂｃ＃、ガス流ｆｊｊ−２００ｓｃｃｍおよびＣＦ。
とＯの混合ガス流ｆｆｌ ５０ ＳＣＱｍのエツチング
条件で第１の薄膜パターン１３ａをエツチングする。
条件で第１の薄膜パターン１３ａをエツチングする。
すると、第１の薄膜パターン１３ａは一ヒ部角部から次
第にエツチングされ、第１図（ｅ）に示すように側壁に
傾斜向Ｊ６が形成される。
第にエツチングされ、第１図（ｅ）に示すように側壁に
傾斜向Ｊ６が形成される。
そして、以」二のようにして側壁に傾斜面１６を形成し
た場合は、第１のｒＩＭ膜パターン１３ｍの上部の幅は
レジスト層１５の下部の幅（狭められた第２の薄膜パタ
ーン１４ｍの幅）で安定してｍ御され、第１の薄膜パタ
ーン１３ｍの下部の幅もレジスト層１５の上部の幅で安
定して制御されるので、寸法制御性よく、側壁に傾斜面
を有するパターン形成が可能どなる。また、第２のＭｉ
膜パターン１４ａにより、第１の薄膜パターン１３ａの
膜減りも防止される。
た場合は、第１のｒＩＭ膜パターン１３ｍの上部の幅は
レジスト層１５の下部の幅（狭められた第２の薄膜パタ
ーン１４ｍの幅）で安定してｍ御され、第１の薄膜パタ
ーン１３ｍの下部の幅もレジスト層１５の上部の幅で安
定して制御されるので、寸法制御性よく、側壁に傾斜面
を有するパターン形成が可能どなる。また、第２のＭｉ
膜パターン１４ａにより、第１の薄膜パターン１３ａの
膜減りも防止される。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
上部よりも下部の幅が狭いレジスト層と、被エツチング
膜とエツチング性の異なる薄膜を用いることによ争、側
壁に傾斜面を有するパターンを寸法安定性よく所望の膜
厚で形成することができ、高精度・高性能の半導体装置
を製造する上で貢献するところ大である。
上部よりも下部の幅が狭いレジスト層と、被エツチング
膜とエツチング性の異なる薄膜を用いることによ争、側
壁に傾斜面を有するパターンを寸法安定性よく所望の膜
厚で形成することができ、高精度・高性能の半導体装置
を製造する上で貢献するところ大である。
第１図はこの発明のパターン形成方法の一実施例を示す
工程断面図、第２図は従来のパターン形成方法を示す工
程断面図、第３図は従来の問題点の一例を示す断面図で
ある。 １１・・シリコン基板、１３・・・第１の薄膜、１３ａ
・・第１のｒ！Ｊ’ｌｆＡパターン、１４・・第２のＰ
ｌｆ！！、１４ａ・・・第２の薄膜パターン、１５・
レジスト層、１６・・・傾斜面。 特許出願人 沖電気工業株式会社 本発明の一実施例 第１図 １６：傾斜面 本発明の一実施例 第１図 従来のパターン形成方法 第２図 従来の問題点の一例 第３図
工程断面図、第２図は従来のパターン形成方法を示す工
程断面図、第３図は従来の問題点の一例を示す断面図で
ある。 １１・・シリコン基板、１３・・・第１の薄膜、１３ａ
・・第１のｒ！Ｊ’ｌｆＡパターン、１４・・第２のＰ
ｌｆ！！、１４ａ・・・第２の薄膜パターン、１５・
レジスト層、１６・・・傾斜面。 特許出願人 沖電気工業株式会社 本発明の一実施例 第１図 １６：傾斜面 本発明の一実施例 第１図 従来のパターン形成方法 第２図 従来の問題点の一例 第３図
Claims (1)
- 【特許請求の範囲】 （ａ）基板上に第１の薄膜を形成する工程と、 （ｂ）その第１の薄膜上にエッチング性の異なる第２の
薄膜を形成する工程と、 （ｃ）その第２の薄膜上に上部よりも下部の幅が狭いレ
ジスト層を形成する工程と、 （ｄ）そのレジスト層の上部をマスクとして第２の薄膜
を異方性エッチングし、レジスト層の上部幅に対応する
第２の薄膜パターンを得る工程と、 （ｅ）その第２の薄膜パターンをマスクとして第１の薄
膜を異方性エッチングし、同一幅の第１の薄膜パターン
を形成する工程と、 （ｆ）その後、レジスト層の下部をマスクとして第２の
薄膜パターンを異方性エッチングし、第２の薄膜パター
ンの幅をレジスト層の下部の幅まで狭める工程と、 （ｇ）その後、等方性成分の割合を大きくしたエッチン
グ条件で、前記幅が狭められた第２の薄膜パターンをマ
スクとして第１の薄膜パターンをエッチングすることに
より、第１の薄膜パターンの側壁に傾斜面を形成する工
程とを具備してなるパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13041288A JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13041288A JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300520A true JPH01300520A (ja) | 1989-12-05 |
Family
ID=15033646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13041288A Pending JPH01300520A (ja) | 1988-05-30 | 1988-05-30 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513051B1 (ko) * | 1998-12-30 | 2005-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법_ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081830A (ja) * | 1983-10-12 | 1985-05-09 | Sony Corp | アルミニウム膜のテ−パ−エツチング方法 |
| JPS63124417A (ja) * | 1986-11-13 | 1988-05-27 | Canon Inc | ドライエツチング方法 |
-
1988
- 1988-05-30 JP JP13041288A patent/JPH01300520A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081830A (ja) * | 1983-10-12 | 1985-05-09 | Sony Corp | アルミニウム膜のテ−パ−エツチング方法 |
| JPS63124417A (ja) * | 1986-11-13 | 1988-05-27 | Canon Inc | ドライエツチング方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513051B1 (ko) * | 1998-12-30 | 2005-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법_ |
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