JPH01298400A - 連続音声認識装置 - Google Patents
連続音声認識装置Info
- Publication number
- JPH01298400A JPH01298400A JP63129347A JP12934788A JPH01298400A JP H01298400 A JPH01298400 A JP H01298400A JP 63129347 A JP63129347 A JP 63129347A JP 12934788 A JP12934788 A JP 12934788A JP H01298400 A JPH01298400 A JP H01298400A
- Authority
- JP
- Japan
- Prior art keywords
- distance
- feature parameter
- input
- cumulative
- cumulative distance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 claims abstract description 48
- 230000001186 cumulative effect Effects 0.000 claims abstract description 31
- 238000012545 processing Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000005236 sound signal Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003936 working memory Effects 0.000 description 6
- 238000007781 pre-processing Methods 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、拡張連続DP法を用いた連続音声認識装置に
係り、特にそのワードスポツティング(Word S
patting)部の改良に関する。
係り、特にそのワードスポツティング(Word S
patting)部の改良に関する。
[従来技術]
この種の連続音声認識に関する公知資料としては、■「
拡張連続DP法による連続音声認識アルゴリズム」 (
中耕、電子通信学会誌、’ 84/10 Vol、J
67−D kl O,pp、1242−1249)、
■「拡張連続DP法による連続音声L&識表装置試作」
(隔部ほか、デジタル信号処理シンポジウム、昭和6
1年11月14・15日、82゜4)などがある。
拡張連続DP法による連続音声認識アルゴリズム」 (
中耕、電子通信学会誌、’ 84/10 Vol、J
67−D kl O,pp、1242−1249)、
■「拡張連続DP法による連続音声L&識表装置試作」
(隔部ほか、デジタル信号処理シンポジウム、昭和6
1年11月14・15日、82゜4)などがある。
上記■に述べられている拡張連続DP法は最適解ではな
く精度の良い準最適解を求めるアルゴリズムであり、2
段DP法に比べ計算量を著しく削除できるという特徴を
持つ。しかし、汎用計算機ではまだ負荷が大きく、リア
ルタイム処理が困薙であるという問題があった。
く精度の良い準最適解を求めるアルゴリズムであり、2
段DP法に比べ計算量を著しく削除できるという特徴を
持つ。しかし、汎用計算機ではまだ負荷が大きく、リア
ルタイム処理が困薙であるという問題があった。
これに対処すべく上記■にはデジタル信号プロセッサ(
DSP)を用いた専用ハードウェアが述べられているが
、これは小諸貧であっても実時間の約2倍の処理時間を
要するという問題があった。
DSP)を用いた専用ハードウェアが述べられているが
、これは小諸貧であっても実時間の約2倍の処理時間を
要するという問題があった。
[目 的]
本発明は上記問題点に鑑みてなされたもので。
その目的は処理ネックとなるワードスポツティング部の
高速化を図り、リアルタイム処理を可能とした連続音声
認識装置を提供することにある。
高速化を図り、リアルタイム処理を可能とした連続音声
認識装置を提供することにある。
[構 成]
本発明は、入力音声信号から抽出された入力特徴パラメ
ータと標準特徴パラメータ記憶部から読出した標準特徴
パラメータとの局所距離を計算するLD計算部と、LD
計算部により入力する局所距離と累積距離記憶部から読
出した累積距離とを用いてDPマツチング手法により累
積距離を計算するDP計算部とをそれぞれ、該標準特徴
パラメータ記憶部および累積距離記憶部のアクセス時間
に同期して並列処理により局所距離および累積距離の計
算を行うように構成することにより、装置の処理ネット
ワークとなるワードスポツティング処理速度を向上させ
ることを特徴とするものである。
ータと標準特徴パラメータ記憶部から読出した標準特徴
パラメータとの局所距離を計算するLD計算部と、LD
計算部により入力する局所距離と累積距離記憶部から読
出した累積距離とを用いてDPマツチング手法により累
積距離を計算するDP計算部とをそれぞれ、該標準特徴
パラメータ記憶部および累積距離記憶部のアクセス時間
に同期して並列処理により局所距離および累積距離の計
算を行うように構成することにより、装置の処理ネット
ワークとなるワードスポツティング処理速度を向上させ
ることを特徴とするものである。
[実施例コ
以下1図面を用い本発明の一実施例について説明する。
第1図は本発明に係る拡張連続DP法による連続音声認
識装置の全体的構成を示すブロック図である。100は
音声を入力するためのマイクロホンである。このマイク
ロホン100より入力された音声信号は増幅器110に
より増幅されたのち前処理・分析部120に入力する。
識装置の全体的構成を示すブロック図である。100は
音声を入力するためのマイクロホンである。このマイク
ロホン100より入力された音声信号は増幅器110に
より増幅されたのち前処理・分析部120に入力する。
この前処理・分析部120は入力音声信号の高域強調と
周波数分析を行いpビットN次の入力特徴パラメータを
得る。この入力特徴パラメータは。
周波数分析を行いpビットN次の入力特徴パラメータを
得る。この入力特徴パラメータは。
LPCケプストラム、FETケプストラムなどである。
この入力特徴パラメータは、フレーム周期(数m5ec
から数十m5ec)毎に得られ、DP計算部300と−
もにワードスポツティング部を構成するLD(局所距離
)計算部200に入力する。
から数十m5ec)毎に得られ、DP計算部300と−
もにワードスポツティング部を構成するLD(局所距離
)計算部200に入力する。
210は標準特徴パラメータの記憶部(RAM)である
。LD計算部200は、入力特徴パラメータと記憶部2
10から読出される標準特徴パラメータとの局所距離を
パイプライン処理によりリアルタイムに計算するもので
ある。
。LD計算部200は、入力特徴パラメータと記憶部2
10から読出される標準特徴パラメータとの局所距離を
パイプライン処理によりリアルタイムに計算するもので
ある。
こ\では入力特徴パラメータとw準特徴パラメータとの
各法の差分の絶対値の総和である市街地距離を求める。
各法の差分の絶対値の総和である市街地距離を求める。
入力iフレームと標準jフレームの局所距離d (11
J)は、第0次の入力特徴パラメータと標準特徴パラメ
ータをそれぞれ1pt(z : n)+ rp t
F : n)とすると、次式で表される。
J)は、第0次の入力特徴パラメータと標準特徴パラメ
ータをそれぞれ1pt(z : n)+ rp t
F : n)とすると、次式で表される。
d(i、j)=ΣI 1pt(inn)−rpt(j:
n) I =ll)n=1 このような演算系では、LD計算部200は後述のよう
にパイプライン構成にできるため、記憶部210のアク
セス時間がボトルネックとなる。
n) I =ll)n=1 このような演算系では、LD計算部200は後述のよう
にパイプライン構成にできるため、記憶部210のアク
セス時間がボトルネックとなる。
一般にパイプライン処理系では、定常状態(パイプ内が
完全にデータで満たされた状態)におけるデータ当たり
の処理時間は処理プリミティブ時間となるから、これを
Tram (nsec)とし、平均フレーム数をFra
mAva、フレーム周期をTとすれば。
完全にデータで満たされた状態)におけるデータ当たり
の処理時間は処理プリミティブ時間となるから、これを
Tram (nsec)とし、平均フレーム数をFra
mAva、フレーム周期をTとすれば。
最大処理可能フレーム数= T / T raIllと
なり、したがって 最大処理可能単語数= T / T raa+ / T
ram A veとなる。
なり、したがって 最大処理可能単語数= T / T raa+ / T
ram A veとなる。
LD計算部200で計算された局所距離の情報は、DP
(ダイナミック・プログラミング)手法により累積距離
を計算するDP計算部300に入力する。このDP計算
部300は、局所距離を基に、各単語の標準フレーム分
だけ距離を累積し、各単語毎の累積距離(各単語の評価
値)を求めるものである。その際、第4図に示すような
経路(DPパス)を用いてパイプライン的処理により標
準フレーム番号順に累積距離を逐次計算する。
(ダイナミック・プログラミング)手法により累積距離
を計算するDP計算部300に入力する。このDP計算
部300は、局所距離を基に、各単語の標準フレーム分
だけ距離を累積し、各単語毎の累積距離(各単語の評価
値)を求めるものである。その際、第4図に示すような
経路(DPパス)を用いてパイプライン的処理により標
準フレーム番号順に累積距離を逐次計算する。
320は累積距離の記憶部である。
400はLD計算部200、DP計算部300のパイプ
ライン処理と記憶部210,320の入出力を制御する
ためのシーケンサである。このシーケンサ400の制御
下で、LD計算部200およびDP計算部300は相互
に同期し、かつそれぞれの記憶部210,320のアク
セス時間に同期し並列処理を実行する。
ライン処理と記憶部210,320の入出力を制御する
ためのシーケンサである。このシーケンサ400の制御
下で、LD計算部200およびDP計算部300は相互
に同期し、かつそれぞれの記憶部210,320のアク
セス時間に同期し並列処理を実行する。
DP計算部300により求められた累積距離は記憶部3
20を介し後処理用CPU500に入力する。このCP
U500は単語単位の認識結果に後処理を施すものであ
る。
20を介し後処理用CPU500に入力する。このCP
U500は単語単位の認識結果に後処理を施すものであ
る。
第2図はLD計算部200の詳細ブロックである。図示
のようにLD計算部200は、リアルタイム処理のネッ
クとなる記憶部210のアクセス時間を処理プリミティ
ブとするパイプライン的構成を採っている。例えば記憶
部210のアクセス時間が1onsscであるとき、パ
イプラインの処理プリミティブ時間をL OOn5ac
とすることにより、最適な処理速度が得られる。さらに
入力特徴パラメータがT see間隔で入力するならば
、T/10n!1lecフレームの標準特徴パラメータ
との局所距離のリアルタイム処理が可能となる。もし1
onssc間隔で入力特徴パラメータが入力するならば
、10万標準フレームをリアルタイムに処理できる。
のようにLD計算部200は、リアルタイム処理のネッ
クとなる記憶部210のアクセス時間を処理プリミティ
ブとするパイプライン的構成を採っている。例えば記憶
部210のアクセス時間が1onsscであるとき、パ
イプラインの処理プリミティブ時間をL OOn5ac
とすることにより、最適な処理速度が得られる。さらに
入力特徴パラメータがT see間隔で入力するならば
、T/10n!1lecフレームの標準特徴パラメータ
との局所距離のリアルタイム処理が可能となる。もし1
onssc間隔で入力特徴パラメータが入力するならば
、10万標準フレームをリアルタイムに処理できる。
第2図において、201はpビットN次の入力特徴パラ
メータをラッチするためのデータラッチであり、205
はPピッ5N次の標準特徴パラメータをラッチするため
のデータラッチである。
メータをラッチするためのデータラッチであり、205
はPピッ5N次の標準特徴パラメータをラッチするため
のデータラッチである。
204は入力特徴パラメータと標準特徴パラメータの各
法の差分の絶対値を求めるpビット絶対差分計算器であ
る。この絶対差分計算器204は、その計算が処理プリ
ミティブ時間内に終了するように、パラメータの次数に
等しいN個並列に設けられている。
法の差分の絶対値を求めるpビット絶対差分計算器であ
る。この絶対差分計算器204は、その計算が処理プリ
ミティブ時間内に終了するように、パラメータの次数に
等しいN個並列に設けられている。
206は各法の絶対差分の総和(すなわち局所孔fi)
を求めるための多入力加算部である。この多入力加算部
206は、pビットN入力の加算を実質的に処理プリミ
ティブ時間で実行するもので。
を求めるための多入力加算部である。この多入力加算部
206は、pビットN入力の加算を実質的に処理プリミ
ティブ時間で実行するもので。
(N−1)/ (k−1)個のpビットに入力加算器2
03を用い、データラッチ202でlogI N段に分
割した階層的構成である。データラッチ201.202
はすべて同一のクロックで動作する。
03を用い、データラッチ202でlogI N段に分
割した階層的構成である。データラッチ201.202
はすべて同一のクロックで動作する。
なお、パラメータ次数Nが小さい場合は、多入力加算部
206を1段で構成してもよい。そして、絶対差分計算
器204の出力をデータラッチを介せず直接的に入力す
るように構成してもよい。
206を1段で構成してもよい。そして、絶対差分計算
器204の出力をデータラッチを介せず直接的に入力す
るように構成してもよい。
第3図はDP計算部300の詳細ブロック図である。こ
のDP計算部の処理の概要は、LD計算部200から入
力する1標準フレーム前の局所距離d(i、j−1)と
、記憶部320から読出した2入カフレーム前の累積距
離D (1−21j−1)および1入カフレーム前の累
積距離D(i−1t =−1)+ o (i−11j−
2)を用い、D(1−21j ”)r D Cx 1
+ j 1)+ D(i−1,j−2) +d (i、
j−1)の中の最小の値を累積距離D(IIJ)とし
て求め、これを記憶部320に格納するというものであ
る。
のDP計算部の処理の概要は、LD計算部200から入
力する1標準フレーム前の局所距離d(i、j−1)と
、記憶部320から読出した2入カフレーム前の累積距
離D (1−21j−1)および1入カフレーム前の累
積距離D(i−1t =−1)+ o (i−11j−
2)を用い、D(1−21j ”)r D Cx 1
+ j 1)+ D(i−1,j−2) +d (i、
j−1)の中の最小の値を累積距離D(IIJ)とし
て求め、これを記憶部320に格納するというものであ
る。
さて第3図に示すように、DP計算部300はLD計算
部200と同様にパイプライン的構成を持ち、LDD算
部200と同期しており、各局所距離d (i、j)が
入力する毎にDP計算を進めるようになっている。
部200と同様にパイプライン的構成を持ち、LDD算
部200と同期しており、各局所距離d (i、j)が
入力する毎にDP計算を進めるようになっている。
302〜306は累積距離を上述のように入出力するた
めのデータラッチである。各データラッチはLD計計算
郡部200同一クロックで動作し、データラッチの間が
パイプラインのプリミティブとなっている。307と3
08は二つの入力データ(累積距離)中の小さい方の入
力データを出力する比較器であり、309と310は2
人力加算器である。301は記憶部320とデータラッ
チ302.303,304との間のデータ転送のための
3人力・3出力の双方向回線交換スイッチである。
めのデータラッチである。各データラッチはLD計計算
郡部200同一クロックで動作し、データラッチの間が
パイプラインのプリミティブとなっている。307と3
08は二つの入力データ(累積距離)中の小さい方の入
力データを出力する比較器であり、309と310は2
人力加算器である。301は記憶部320とデータラッ
チ302.303,304との間のデータ転送のための
3人力・3出力の双方向回線交換スイッチである。
累積距離の記憶部320は3個の独立したワーキングメ
モリ(RAM)321,322,323からなり、それ
ぞれ累積距離を(標準フレーム数×入カフレーム数/3
)個分記憶できる容量を持つ。ワーキングメモリ321
,322,323は1人カフレーム分の処理毎にローテ
ーションし、連続する3フレ一ム分の入出力を行う。こ
のローテーションは1回線交換スイッチ301でワーキ
ングメモリ321,322,323とデータラッチ30
2,303,304との接続を切替えることにより行わ
れる。
モリ(RAM)321,322,323からなり、それ
ぞれ累積距離を(標準フレーム数×入カフレーム数/3
)個分記憶できる容量を持つ。ワーキングメモリ321
,322,323は1人カフレーム分の処理毎にローテ
ーションし、連続する3フレ一ム分の入出力を行う。こ
のローテーションは1回線交換スイッチ301でワーキ
ングメモリ321,322,323とデータラッチ30
2,303,304との接続を切替えることにより行わ
れる。
第3図においては、ワーキングメモリ321゜322.
323がそれぞれD (i−1) 、 D (i−2)
、D (i)のサイクルを示しており、jが標準フレー
ム分計算し終わったらローテーションが行われる。この
ローテーションの順番は、各メモリ321,322,3
23に記入した通りである。データラッチ303,30
4はそれぞれD(i−2) 、 D (i−1)を担当
しているワーキングメモリ322,321から読出され
たデータをラッチするものである。ある時点でデータラ
ッチ303,304に入力されるデータがD(i−2、
j+1)、D (i−1,j+1)であったとすると、
データラッチ303,304から出力されているデータ
はD (12+ j)+ D (l l+j)である
。D (j−2,j)は比較器308へ。
323がそれぞれD (i−1) 、 D (i−2)
、D (i)のサイクルを示しており、jが標準フレー
ム分計算し終わったらローテーションが行われる。この
ローテーションの順番は、各メモリ321,322,3
23に記入した通りである。データラッチ303,30
4はそれぞれD(i−2) 、 D (i−1)を担当
しているワーキングメモリ322,321から読出され
たデータをラッチするものである。ある時点でデータラ
ッチ303,304に入力されるデータがD(i−2、
j+1)、D (i−1,j+1)であったとすると、
データラッチ303,304から出力されているデータ
はD (12+ j)+ D (l l+j)である
。D (j−2,j)は比較器308へ。
D(i−1,j)は比較器308およびデータラッチ3
05へ入力される。
05へ入力される。
動作は次の通りである。LD計算部200で計算された
局所距離d (11J)は加算器310に入力し、デー
タラッチ305の出力であるD(illJI)と加算さ
れる。その結果は比較器307に入力し、比較器308
の出力と比較され、その小さいほうのデータがデータラ
ッチ306にラッチされる。比較器308の出力は、デ
ータラッチ303,304から入力されるD (12+
j)* o (i−1,j)の小さいほうのデータであ
る。
局所距離d (11J)は加算器310に入力し、デー
タラッチ305の出力であるD(illJI)と加算さ
れる。その結果は比較器307に入力し、比較器308
の出力と比較され、その小さいほうのデータがデータラ
ッチ306にラッチされる。比較器308の出力は、デ
ータラッチ303,304から入力されるD (12+
j)* o (i−1,j)の小さいほうのデータであ
る。
データラッチ306の出力は加算器309においてLD
計算部200から入力された局所距離d(1,j)と加
算され、その結果が累積距離D(i、j+1)としてデ
ータラッチ302に入力する。その1サイクル前のデー
タラッチ302の出力は第4図に示したD(i、j)と
なっており。
計算部200から入力された局所距離d(1,j)と加
算され、その結果が累積距離D(i、j+1)としてデ
ータラッチ302に入力する。その1サイクル前のデー
タラッチ302の出力は第4図に示したD(i、j)と
なっており。
回線交換スイッチ301を介してD (i)のフレーム
を格納するワーキングメモリ323に格納される。
を格納するワーキングメモリ323に格納される。
以上の構成により、LD計算部200およびDP計算部
300は、その記憶部210.320のアクセスネック
による理論的限界まで高速化が図れる。例えば記憶部2
10,320のアクセス時間を200nsecとすると
、処理速度は50.000(フレーム/ 10 I!1
sec)となり、1単語を約60フレームとすれば、約
833(単語/ 10 m5ec)の計算をリアルタイ
ムに実行可能である。しかも、LD計算部200とDP
計算部300との間の橋渡しのための記憶部が不要とな
る。
300は、その記憶部210.320のアクセスネック
による理論的限界まで高速化が図れる。例えば記憶部2
10,320のアクセス時間を200nsecとすると
、処理速度は50.000(フレーム/ 10 I!1
sec)となり、1単語を約60フレームとすれば、約
833(単語/ 10 m5ec)の計算をリアルタイ
ムに実行可能である。しかも、LD計算部200とDP
計算部300との間の橋渡しのための記憶部が不要とな
る。
[効 果]
以上の説明から明らかなように、本発明によれば、拡張
連続DP法を用いた連続音声認識装置において処理ネッ
クであったワードスポツティグ部理を大幅に高速化する
ことができ、高速の連続音声認識装置が実現可能となる
。
連続DP法を用いた連続音声認識装置において処理ネッ
クであったワードスポツティグ部理を大幅に高速化する
ことができ、高速の連続音声認識装置が実現可能となる
。
第1図は本発明の一実施例に係る連続音声認識装置の概
略ブロック図、第2図はワードスポツティング部におけ
るLD計算部の詳細ブロック図、第3図はワードスポツ
ティング部におけるDP計算部の詳細ブロック図、第4
図はDPババス説明図である。 100・・・マイクロホン、 120・・・前処理・分析部。 200・・・LD計算部、 201.202,205・・データラッチ。 203・・・加算器、 204・・・絶対差分計算器。 210・・・標準特徴パラメータ記憶部、300・・・
DP計算部、 301・・・回線交換スイッチ、 302〜306・・・データラッチ、 307.308・・・比較器、 309.310・・・加算器、 320・・・累積距離記憶部。
略ブロック図、第2図はワードスポツティング部におけ
るLD計算部の詳細ブロック図、第3図はワードスポツ
ティング部におけるDP計算部の詳細ブロック図、第4
図はDPババス説明図である。 100・・・マイクロホン、 120・・・前処理・分析部。 200・・・LD計算部、 201.202,205・・データラッチ。 203・・・加算器、 204・・・絶対差分計算器。 210・・・標準特徴パラメータ記憶部、300・・・
DP計算部、 301・・・回線交換スイッチ、 302〜306・・・データラッチ、 307.308・・・比較器、 309.310・・・加算器、 320・・・累積距離記憶部。
Claims (1)
- (1)入力音声信号から抽出された入力特徴パラメータ
と標準特徴パラメータ記憶部から読出した標準特徴パラ
メータとの局所距離を計算するLD計算部と、該LD計
算部により入力する局所距離と累積距離記憶部から読出
した累積距離とを用いてDPマッチング手法により累積
距離を計算するDP計算部とからなるワードスポッティ
ング部を有し、該LD計算部および該DP計算部はそれ
ぞれ該標準特徴パラメータ記憶部および該累積距離記憶
部のアクセス時間に同期して並列処理により局所距離お
よび累積距離の計算を行う構成を有することを特徴とす
る連続音声認識装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63129347A JPH01298400A (ja) | 1988-05-26 | 1988-05-26 | 連続音声認識装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63129347A JPH01298400A (ja) | 1988-05-26 | 1988-05-26 | 連続音声認識装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01298400A true JPH01298400A (ja) | 1989-12-01 |
Family
ID=15007364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63129347A Pending JPH01298400A (ja) | 1988-05-26 | 1988-05-26 | 連続音声認識装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01298400A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006235871A (ja) * | 2005-02-23 | 2006-09-07 | Sony Corp | 信号処理装置及び方法、並びにプログラム |
JP2015501011A (ja) * | 2011-12-19 | 2015-01-08 | スパンション エルエルシー | 音響処理ユニットインタフェース |
-
1988
- 1988-05-26 JP JP63129347A patent/JPH01298400A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006235871A (ja) * | 2005-02-23 | 2006-09-07 | Sony Corp | 信号処理装置及び方法、並びにプログラム |
JP4609109B2 (ja) * | 2005-02-23 | 2011-01-12 | ソニー株式会社 | 信号処理装置及び方法、並びにプログラム |
JP2015501011A (ja) * | 2011-12-19 | 2015-01-08 | スパンション エルエルシー | 音響処理ユニットインタフェース |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6336675B2 (ja) | ||
AU620988B2 (en) | Speech recognition method and apparatus | |
JPH01298400A (ja) | 連続音声認識装置 | |
JPS60211498A (ja) | 連続音声認識装置 | |
JPH09185391A (ja) | ディジタル信号プロセッサ装置および該装置の作動方法 | |
JPH08181621A (ja) | ビタービアルゴリズムの実施の方法及び装置 | |
US7613608B2 (en) | Method and circuit for noise estimation, related filter, terminal and communication network using same, and computer program product therefor | |
CN110428872B (zh) | 一种基因比对指令集的转换方法及装置 | |
EP3944489B1 (en) | Method, system and program for conversion of motor control model | |
JPH07287726A (ja) | 低電力線形デジタル信号処理回路およびその作製方法 | |
Lin | Vocal‐tract computation: How to make it robust and fast | |
JP2001043084A (ja) | プロセッサ装置 | |
JP2518871B2 (ja) | パタン比較器 | |
JPH0683019B2 (ja) | ディジタル信号処理プロセッサ | |
Meng et al. | Research on Quality Prediction Model based on LightGBM | |
JPH01305425A (ja) | 最小・最大値算出装置 | |
JPS6122350B2 (ja) | ||
JPH0574836B2 (ja) | ||
JPS5942598A (ja) | 法則合成結合処理回路 | |
JP2785939B2 (ja) | 連続音声認識装置 | |
JPH01219799A (ja) | 動的計画法演算処理の同期制御方式 | |
JPH0554119B2 (ja) | ||
JP2000206984A (ja) | 音声認識装置 | |
Varpasuo | System identification of NPP reactor building on the basis of blast test responses | |
JPH0259928A (ja) | Dp演算用メモリアドレス制御回路 |