JPH01295865A - Series/parallel conversion apparatus - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＬＥＤプリンタ等に代表される電子プリン
タ装置の駆動回路に用いられる画像データの直列−並列
変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a serial-to-parallel converter for image data used in a drive circuit of an electronic printer device such as an LED printer.
従来より、ワープロやコンピュータ等に使用される出力
装置として、感光体上における光学像の走査を発光ダイ
オード（ＬＥＤ）によって行うようにしたＬＥＤプリン
タ装置が開発されている。2. Description of the Related Art Conventionally, LED printer devices have been developed as output devices used in word processors, computers, and the like, in which light-emitting diodes (LEDs) scan an optical image on a photoreceptor.
第５図はこのＬＥＤを用いたプリンタ装置の原理的な構
成を表したものである。この装置は、静ｔｔｉｔｍ像や
トナー像を形成するための感光ドラム１を備えている。FIG. 5 shows the basic configuration of a printer device using this LED. This apparatus includes a photosensitive drum 1 for forming a static image and a toner image.
感光ドラム１の周囲には、帯電器２、ＬＥＤアレイヘッ
ド３、現像器４、転写器５、クリーニング装置６等が配
置されている。A charger 2, an LED array head 3, a developer 4, a transfer device 5, a cleaning device 6, and the like are arranged around the photosensitive drum 1.
ここで帯電器２は、感光ドラム１に正または負の電荷を
均一に帯電させるためのもので、通常はチャージコロト
コンと呼ばれている。ＬＥＤアレイヘッド３は、ＬＥＤ
７を感光ドラム１と対向する面に一列に多数配設したも
のであり、各ＬＥＤ７はそれぞれの印字ドツトに対応す
るようになっている。ＬＥＤアレイヘッド３には図示し
ない駆動回路が配置されており、これによって各ＬＥＤ
７がそれぞれ独立して点灯制御されることになる。The charger 2 is used to uniformly charge the photosensitive drum 1 with positive or negative charges, and is usually called a charge controller. The LED array head 3 is an LED
A large number of LEDs 7 are arranged in a row on the surface facing the photosensitive drum 1, and each LED 7 corresponds to a respective printed dot. A drive circuit (not shown) is arranged in the LED array head 3, and this drives each LED.
7 are independently controlled to light up.
ＬＥＤアレイヘッド３とこれに対向する感光ドラム表面
との間には、図示しない収束性のロッドレンズ群がＬＥ
Ｄアレイヘッド３と平行となるように配置されており、
ＬＥ［）７の点滅動作がラインごとの画情報に対応して
順に繰り返されると、これによる光の点滅情報が感光ド
ラム１に１ライン分ずつ供給されることになる。このと
き、感光ドラム１は矢印方向に回転している。この結果
として、感光ドラム１の表面は副走査方向に移動してお
り、ライン単位でＬＥＤアレイヘッド３が駆動されると
ドラム表面にラスタスキャン方式で静電潜像が形成され
ていくことになる。A convergent rod lens group (not shown) is located between the LED array head 3 and the photosensitive drum surface facing it.
It is arranged parallel to the D array head 3,
When the blinking operation of LE[) 7 is repeated in sequence in accordance with the image information for each line, the resulting blinking light information is supplied to the photosensitive drum 1 for one line at a time. At this time, the photosensitive drum 1 is rotating in the direction of the arrow. As a result, the surface of the photosensitive drum 1 is moving in the sub-scanning direction, and as the LED array head 3 is driven line by line, an electrostatic latent image is formed on the drum surface in a raster scan manner. .
現像器４はこのようにして形成された静電潜像をトナー
で現像し、トナー像の作成を行う。作成されたトナー像
は、転写器５の作用で印刷用紙８に転写される。転写器
５は、帯電器２と同様にコロナ放電器であり、通常はト
ランスフ？コロドロンと称されているものである。印刷
用Ｍ８は図示しない用紙供給トレイから送り出されてき
たもので、トナー像の転写後は図示しない定着部を通過
し、像の定着が行なわれる。定着の終了した印刷用紙は
、同じく図示しない排紙トレイ上に排出されることにな
る。The developing device 4 develops the electrostatic latent image thus formed with toner to create a toner image. The created toner image is transferred onto printing paper 8 by the action of transfer device 5. The transfer device 5 is a corona discharger like the charger 2, and is normally a transfer device. It is called a colodron. The M8 for printing is sent out from a paper supply tray (not shown), and after the toner image is transferred, it passes through a fixing section (not shown) to fix the image. The print paper that has been fixed is discharged onto a paper discharge tray, which is also not shown.
以上説明したことから了解されるように、しＥＤアレイ
ヘッド３に配置された各ＬＥＤ７は、対応する画情報に
応じてライン単位で点灯あるいは消灯動作を繰り返すこ
とになる。このため、ＬＥＤアレイヘッド３の駆動回路
には２値の画信号がライン単位で供給されることになる
。As can be understood from the above description, each LED 7 arranged in the ED array head 3 repeatedly turns on or off in line units according to the corresponding image information. Therefore, a binary image signal is supplied line by line to the drive circuit of the LED array head 3.
ところで、このような画信号の供給をビットシリアルに
行うと、記録密度や記録＠（主走査方向の長さ）が贈加
するほど、これを駆動回路にセットするための時間が長
時間化し、実用的な記録速度を得ることができなくなっ
てしまう。そこで、従来よりビットシリアルな画信号を
比較的短時間でセットするための工夫が行なわれている
。By the way, if such an image signal is supplied bit serially, the longer the recording density and the recording @ (length in the main scanning direction), the longer it takes to set it in the drive circuit. It becomes impossible to obtain a practical recording speed. Therefore, efforts have been made to set bit-serial image signals in a relatively short time.
これを第６図とともに説明する。第６図は、従来の駆動
回路に用いられる（２）列−並列変！！ｉ！装置の一例
を示す構成図である。図において、直列−並列変換装置
１０は、複数個（この例では４個）のシフトレジスタ９
Ａ〜９Ｄより構成され、外部からの直列入力データ（画
信号）は、前記シフトレジスタ９Ａ〜９Ｄによって一定
量づつ４分割され、並列出力データ（Ａ〜Ｄ）として各
ＬＥＤ （図示せず）に供給される。This will be explained with reference to FIG. Figure 6 shows (2) column-parallel variation used in a conventional drive circuit! ! i! FIG. 1 is a configuration diagram showing an example of a device. In the figure, the serial-parallel converter 10 includes a plurality of (four in this example) shift registers 9.
The serial input data (image signal) from the outside is divided into four by a fixed amount by the shift registers 9A to 9D, and is sent to each LED (not shown) as parallel output data (A to D). Supplied.
ここで例えば、直列入力データが５１２ビツトで構成さ
れており、シフトレジスタ９Ａ〜９Ｄのそれぞれが１２
８ビツトの容量で構成されているものとすると、シフト
レジスタ９Ｄには１〜１２８’ビツト、９Ｃには″１２
９〜２５６”ビット、９Ｂには′２５７〜３８４“ビッ
ト、９Ａには°゛３８５〜５１２″３８５〜５１２″ビ
ツトになる。この様子を第７図を用いて説明する。For example, if the serial input data consists of 512 bits, each of the shift registers 9A to 9D has 12 bits.
Assuming that the shift register 9D has a capacity of 8 bits, the shift register 9D has 1 to 128' bits, and the shift register 9C has 128' bits.
9B to 256" bits, 9B to 257 to 384" bits, and 9A to 9A to 385 to 512" bits. This situation will be explained using FIG. 7.
第７図は、各シフトレジスタにおける入・出力信号のタ
イムチャートである。まず、最初の入力期間においてシ
フトレジスタ９Ａ〜９Ｄに５１２ビツトの直列入力デー
タがビットシリアルに入力されると、データは上述した
ように１ラインの先頭から順にセットされる。そして、
シフトレジスタ９Ａ〜９Ｄにセットされた両会データは
、次の出力期間において１２８ビツト分の時間で出力さ
れる。このときの出力は、最初に“１”、“１２９”、
”２５７”、 ３８５″のビットを同時に出力し、次
に２”、”１３０”、 “２５８″。FIG. 7 is a time chart of input/output signals in each shift register. First, in the first input period, when 512 bits of serial input data are bit-serially input to the shift registers 9A to 9D, the data is set sequentially from the beginning of one line as described above. and,
The data set in the shift registers 9A to 9D are output in a time period corresponding to 128 bits in the next output period. The output at this time is "1", "129",
Output bits "257" and 385" at the same time, then 2", "130", and "258".
“３８６”のビットを同時に出力するという動作を、ａ
後のビット“１２８”、２５６″。The operation of outputting “386” bits at the same time is a
Later bits “128”, 256″.
“３８４”、 “５１２”が現われるまで繰返すこと
になる。したがって、１２８回の出力動作によって、１
ライン分の画像データが供給されたことになる。このよ
うに画像データを並列的に転送すると、４個分まとめら
れた長さのシフトレジスタから出力する場合と同様の配
列で画像データが供給される。しかも、その転送速度は
１本の線だけを使って供給した場合の４倍にもアップす
る。This will be repeated until "384" and "512" appear. Therefore, by 128 output operations, 1
This means that the image data for the line has been supplied. When the image data is transferred in parallel in this manner, the image data is supplied in the same arrangement as when output from a shift register of four lengths. What's more, the transfer speed is four times faster than when only one line is used.
しかしながら、上述した直列−並列変換装置では、画像
データの入力と出力を同時に行なうことができないため
、１ライン分の画像データの入・出力は、ＬＥ、Ｄアレ
イヘッドが１ライン分駆動する間に交互に行なわなけれ
ばならない。したがって、入・出力の転送速度がそれぞ
れ速くなり、データ転送レート（単位時間当りの２ピー
ク値）が大きくなってしまう。この結果、入力において
は接続可能距離が小さくなり、また、周波数が高くなる
ので電波ノイズの放出レベルが高くなる。−方、出力に
おいては、ＬＥＤアレイヘッドの入力転送速度の容量を
有効に使えないという問題が生ずる。この場合は出力ラ
インのブロック分けを増やすなどの工夫が必要となり、
配線が繁雑なものとなってしまう。いずれにしても、こ
れらの問題は印字速度の高速化を実現する上で大きな障
害となる。However, with the above-mentioned serial-to-parallel converter, it is not possible to input and output image data at the same time, so input and output of one line of image data is performed while the LE and D array heads are driving one line. Must be done alternately. Therefore, the input and output transfer speeds become faster, and the data transfer rate (two peak values per unit time) becomes larger. As a result, the connectable distance at the input becomes smaller, and the frequency becomes higher, so the emission level of radio noise becomes higher. - On the other hand, in the output, a problem arises in that the capacity of the input transfer rate of the LED array head cannot be used effectively. In this case, it is necessary to take measures such as increasing the number of blocks in the output line.
Wiring becomes complicated. In any case, these problems pose a major obstacle to achieving higher printing speeds.
この発明は、複数のデータ転送手段を使って両値データ
の入・出力を連続して一定速で処理し、データ転送レー
トを小さくすることにより、印字速度の高速化を可能と
する直列−並列変換装置を提供することを目的とする。This invention uses a plurality of data transfer means to process input and output of both value data continuously at a constant speed, and by reducing the data transfer rate, the serial-parallel system enables high-speed printing. The purpose is to provide a conversion device.
〔課題を解決するための手段及び作用〕この発明に係る
直列−並列変換装置は、外部から入力された直列入力デ
ータを並列出力データに変換する第１のデータ転送手段
と、この第１のデータ転送手段から転送された前記並列
出力データを１ライン毎に交互に転送させる第２のデー
タ転送手段とを具え、前記並列出力データを前記第２の
データ転送手段から連続的に出力するようにしたもので
ある。[Means and effects for solving the problem] A serial-to-parallel conversion device according to the present invention includes a first data transfer means for converting serial input data inputted from the outside into parallel output data, and a first data transfer means for converting serial input data inputted from the outside into parallel output data. and second data transfer means for alternately transferring the parallel output data transferred from the transfer means line by line, so that the parallel output data is continuously output from the second data transfer means. It is something.
これによれば、従来のように１ラインの走査期間中に入
力期間と出力期間を個別に設ける必要がないため、入・
出力ともに１ライン分の時間で処理することができる。According to this, there is no need to separately provide an input period and an output period during the scanning period of one line as in the conventional case.
Both outputs can be processed in the time equivalent to one line.
したがって、入・出力の転送速度も緩和され、データ転
送レートも小さくすることができる。Therefore, the input/output transfer speed can be relaxed, and the data transfer rate can also be reduced.
第１図は、この光明に係る直列−並列変換装置の一実：
施例を示す構成図である。図において、直列−並列変換
装ｅ１００は、第１のデータ転送手段である直列入力並
列出力シフトレジスタ（以下、直並列シフトレジスタと
いう）２０と、第２のデータ転送手段である複数ビット
幅シフトレジスタ２１．２２ （以下、＃１シフトレジ
スタ２１、＃２シフトレジスタ２２という）とから構成
されている。Figure 1 shows an example of the serial-parallel converter related to this light:
FIG. 2 is a configuration diagram showing an example. In the figure, the serial-to-parallel conversion device e100 includes a serial input parallel output shift register (hereinafter referred to as serial/parallel shift register) 20, which is a first data transfer means, and a multi-bit width shift register, which is a second data transfer means. 21 and 22 (hereinafter referred to as #1 shift register 21 and #2 shift register 22).
直並列シフトレジスタ２０は、複数個（この例では３ｆ
ｌｌ）のシフトレジスタ１０からなり、外部から入力さ
れた直列入力データは、このシフトレジスタ１０を介し
て順次並列出力データに変換される。There are a plurality of serial/parallel shift registers 20 (3f in this example).
Serial input data inputted from the outside is sequentially converted into parallel output data via this shift register 10.
＃１シフトレジスタ２１及び＃２シフトレジスタ２２は
、それぞれ複数個（この例では４個）のシフトレジスタ
１１Ａ〜１１０及び１２Δ〜１２Ｄからなり、各シフト
レジスタには前記直並列シフトレジスタ２０からの並列
出力データが一定量づつ分割されて転送される。そして
、この＃１シフトレジスタ２１及び＃２シフトレジスタ
２２に転送された並列出力データは、クロック信号及び
シフトレジスタの出力を制御する出力イネーブル信号に
よってＬＥＤアレイヘッド（図示せず）へ供給される。The #1 shift register 21 and the #2 shift register 22 each consist of a plurality of (four in this example) shift registers 11A to 110 and 12Δ to 12D, and each shift register has a plurality of shift registers 11A to 110 and 12Δ to 12D. The output data is divided into fixed amounts and transferred. The parallel output data transferred to the #1 shift register 21 and #2 shift register 22 is then supplied to an LED array head (not shown) by a clock signal and an output enable signal that controls the output of the shift register.
次に、上述した直列−並列変換装置１００の動作を第２
図とともに説明する。Next, the operation of the above-mentioned serial-parallel converter 100 will be explained as follows.
This will be explained with figures.
第２図は、各シフトレジスタにおける入・出力信号のタ
イムチャートである。ここで、例えば直列入力データが
５１２ビツトで構成されており、シフトレジスタ１０．
１１Ａ〜１１Ｄ及び１２Ａ〜１２０の容量がそれぞれ１
２８ビツトで構成されているものとする。FIG. 2 is a time chart of input/output signals in each shift register. Here, for example, the serial input data consists of 512 bits, and the shift register 10.
The capacity of 11A to 11D and 12A to 120 is 1 each.
It is assumed that the data is composed of 28 bits.
まず、期間Ｉにおいて、５１２ビツトの直列入力データ
は、入力用クロック信号に同期して順次直並列シフトレ
ジスタ２０に入力され、シフＩ・レジスタ１０により４
分割されて並列出力データとして出力される。この期間
Ｉでは、＃１シフトレジスタ２１に直並列シフトレジス
タ２０からの出力データに同期したクロック信号が与え
られているので、直並列シフトレジスタ２０からの並列
出力データは、＃１シフトレジスタ２１に１２８ビツト
毎にセットされる。すなわち、シフトレジスタ１１０に
は“１〜１２８′ビツト、ｉｉｃには“１２９〜２５６
”ビット、１１Ｂには“２５７′〜３８４”ビット、１
１Ａには゛３８５〜５１２″ビットがセットされる。た
だし、＃２シフトレジスタ２２にはりＯツク信号が与え
られていないので、前述した並列出力データは入力され
ない。First, in period I, 512-bit serial input data is sequentially input to the serial/parallel shift register 20 in synchronization with the input clock signal, and the shift I register 10 outputs 4 bits of serial input data.
It is divided and output as parallel output data. In this period I, since the #1 shift register 21 is given a clock signal synchronized with the output data from the serial/parallel shift register 20, the parallel output data from the serial/parallel shift register 20 is transferred to the #1 shift register 21. Set every 128 bits. That is, the shift register 110 has bits "1 to 128'," and the IIC has bits "129 to 256."
” bit, 11B has “257’ to 384” bit, 1
Bits "385 to 512" are set in 1A. However, since the OFF signal is not applied to #2 shift register 22, the parallel output data described above is not input.
次に、期間■では、ひき続き次の１ライン分の直列入力
データが直並列シフトレジスタ２０へ入力され、期間工
と同様に、順次４分割されて並列出力データとして出力
される。この期間■では、゛＃２シフトレジスタ２２に
直並列シフトレジスタ２０からの出力データに同期した
クロック信号が与えられ、前記並列出力データは＃２シ
フトレジスタ２２にセットされる。Next, in period (2), serial input data for the next line is input to the serial/parallel shift register 20, and similarly to the period work, it is sequentially divided into four parts and output as parallel output data. In this period (2), a clock signal synchronized with the output data from the serial/parallel shift register 20 is applied to the #2 shift register 22, and the parallel output data is set in the #2 shift register 22.
一方、＃１シフトレジスタ２１では、出力イネーブル信
号がＯＮ状態となるので、内部にセットされた並列出力
データ（Ａ〜Ｄ）は順次ＬＥＤアレイヘッドへ出力され
る。このとき各シフトレジスタ１１Ａ〜１．１Ｄ内のデ
ータは、入力時の１／４のクロックレートで出力される
ことにな′るため、ＬＥＤアレイヘッドの入力転送速度
の容量を有効に使うことができる。On the other hand, in the #1 shift register 21, since the output enable signal is in the ON state, the parallel output data (A to D) set therein are sequentially output to the LED array head. At this time, the data in each shift register 11A to 1.1D will be output at 1/4 the clock rate of input, so the input transfer rate capacity of the LED array head can be used effectively. can.
次に、期間■では、直並列シフトレジスタ２０からの並
列出力データが再び＃１シフトレジスタ２１ヘセットさ
れる。一方、＃２シフトレジスタ２２では、出力イネー
ブル信号がＯＮ状態となるので、期間■で＃２シフトレ
ジスタ２２にセットされたデータは、入力時の１／４の
クロックレートで順次出力される。Next, in period (2), the parallel output data from the serial/parallel shift register 20 is set to the #1 shift register 21 again. On the other hand, in the #2 shift register 22, since the output enable signal is in the ON state, the data set in the #2 shift register 22 during the period (3) is sequentially output at a clock rate that is 1/4 of the input clock rate.
以下、上述した動作を繰り返して行なうことにより、入
・出力ともに連続して一定速で処理することが可能とな
る。By repeating the above-described operations, both input and output can be processed continuously at a constant speed.
第３図は、この発明に係る直列−並列変換装置の他の実
施例を示す構成図である。図において、直列−並列変換
ＩＷ１１０１は、第１のデータ転送手段である直列入力
並列出力シフトレジスタ３１゜４１（以下、＃１シフト
レジスタ３１、＃２シフトレジスタ４１という）と、第
２のデータ転送手段であるマルチプレクサ３０とから構
成されている。＃１シフトレジスタ３１及び＃２シフト
レジスタ４１は、それぞれ複数個（この例では４個）の
シフトレジスタ１３Ａ〜１３Ｄ及び１４Ａ〜１４Ｄから
なり、外部から入力された直列入力データは、クロック
信号の与えられた側にセットされ、並列出力データとし
て出力される。また、マルチプレクサ３０は、前記＃１
シフトレジスタ３１及び＃２シフトレジスタ４１からの
並列出力データをマルチプレクサ切換信号により選択し
、いずれか一方を出力する。FIG. 3 is a block diagram showing another embodiment of the serial-to-parallel converter according to the present invention. In the figure, the serial-parallel conversion IW 1101 includes a serial input parallel output shift register 31° 41 (hereinafter referred to as #1 shift register 31 and #2 shift register 41) which is a first data transfer means, and a second data transfer means. and a multiplexer 30 which is a means. #1 shift register 31 and #2 shift register 41 each consist of a plurality of (four in this example) shift registers 13A to 13D and 14A to 14D, and serial input data input from the outside is processed by clock signal application. The parallel output data is output as parallel output data. In addition, the multiplexer 30 has the #1
Parallel output data from the shift register 31 and #2 shift register 41 are selected by a multiplexer switching signal, and either one is output.
次に、上述した直列−並列変換装置１０１の動゛
作を第４図とともに説明する。第４図は、各シフトレジ
スタとマルチプレクサにおける入・出力信号のタイムチ
ャートである。ここで、例えば直列入力データが５１２
ビツト、シフトレジスタ１３Ａ〜１３０．１４Ａ〜１４
Ｄの容量がそれぞれ１２８ビツトで構成されているもの
とする。Next, the operation of the above-mentioned serial-parallel converter 101 will be explained.
The process will be explained with reference to Figure 4. FIG. 4 is a time chart of input/output signals in each shift register and multiplexer. Here, for example, if the serial input data is 512
bit, shift register 13A~130.14A~14
It is assumed that the capacity of each D is composed of 128 bits.
まず、期間工においては、＃１シフトレジスタ３１に＃
１シフトレジスタ３１からの出力データに同期したクロ
ックパルスが与えられているので、５１２ビツトの直列
入力データは、＃１シフトレジスタ３１にセットされる
。すなわち、シフトレジスタ１３０には、“１〜１２８
″ビツト、１３Ｃには“１２９〜２５６ｎビツト、１３
Ｂ１．：は２５７〜３８４”ビット、１３Ａには３８５
〜５１２”ビットがセットされる。First, during temporary work, #1 shift register 31 is
Since a clock pulse synchronized with the output data from the #1 shift register 31 is applied, 512 bits of serial input data are set in the #1 shift register 31. That is, in the shift register 130, “1 to 128
"bit, 13C has "129-256n bit, 13
B1. : is 257-384” bits, 385 for 13A
~512'' bit is set.
次に、期間■では、＃２シフトレジスタ４１に＃１シフ
トレジスタ３１からの出力データに同期したクロック信
号が与えられるので、次の１ライン分の直列入力データ
は＃２シフトレジスタ４１にセットされる。一方、＃１
シフトレジスタ３１には、次のクロック信号が与えられ
るため、内部にセットされたデータは並列出力データと
して出力される。このとき、マルチプレクサ３０は、切
換信号により＃１シフトレジスタ３１側を出力状態とす
るため、前記並列出力データは順次ＬＥＤアレイヘッド
へ出力される。この場合も各シフトレジスタ１３Ａ〜１
３Ｄのデータは入力時の１／４倍のクロックレートで出
力されるため、ＬＥＤアレイヘッドの入力転送速度の容
量を有効に使うことができる。Next, in period ■, the #2 shift register 41 is given a clock signal synchronized with the output data from the #1 shift register 31, so the next line of serial input data is set in the #2 shift register 41. Ru. On the other hand, #1
Since the shift register 31 is given the next clock signal, the data set internally is output as parallel output data. At this time, the multiplexer 30 sets the #1 shift register 31 side to the output state by the switching signal, so the parallel output data is sequentially output to the LED array head. In this case, each shift register 13A to 1
Since 3D data is output at 1/4 times the clock rate of input, the input transfer rate capacity of the LED array head can be used effectively.
次に、期間■では、直列入力データが再び＃１シフトレ
ジスタ３１ヘセットされ、期間■で＃２シフトレジスタ
４１にセットされたデータは並列出力データとして出力
される。このとき、マルチプレクサ３０は、切換信号に
より＃２シフトレジスタ４１側を出力状態とするため、
前記並列出力データは順次ＬＥＤアレイヘッドへ出力さ
れる。Next, in period (2), the serial input data is set to #1 shift register 31 again, and the data set to #2 shift register 41 in period (2) is output as parallel output data. At this time, the multiplexer 30 sets the #2 shift register 41 side to the output state by the switching signal.
The parallel output data is sequentially output to the LED array head.
以下、上述した動作を繰り返して行なうことにより、入
・出力ともに連続して一定速で処理することが可能とな
る。なお、この実施例では、出力の制御をマルチプレク
サで行なうようにしたため、部品数を少なくすることが
でき、配線も簡単なものとすることができる。By repeating the above-described operations, both input and output can be processed continuously at a constant speed. In this embodiment, since the output is controlled by a multiplexer, the number of components can be reduced and the wiring can be simplified.
上記各実施例においては、１ライン分の画像データが５
１２ビツトで構成され、各シフトレジスタの容色を１２
８ビツトとした場合について説明したが、この発明はこ
れらに限定されるものではない。In each of the above embodiments, one line of image data is
It consists of 12 bits, and the color of each shift register is divided into 12 bits.
Although the case of 8 bits has been described, the present invention is not limited thereto.
以上説明したように、この発明に係る直列−並列変換装
置では、データ転送手段を２′）設け、画像データの入
・出力を連続して一定速で処理するようにしたため、入
・出力の転送速度が緩和され、データ転送レートを小さ
くすることができる。As explained above, in the serial-to-parallel converter according to the present invention, data transfer means is provided (2') to process input and output of image data continuously at a constant speed. The speed is relaxed and the data transfer rate can be reduced.
この結果、入力においては接続可能距離を大きくするこ
とができ、電波ノイズの放出レベルを低く抑えることが
できる。また、コンピュータ等のデータ転送速度の低い
相手装置との接続も可能となる。一方、出力においては
ＬＥＤアレイヘッドの入力転送速度の容量を有効に使う
ことができ、大きな記録速度を得ることができる。As a result, the connectable distance at the input can be increased, and the emission level of radio wave noise can be suppressed to a low level. It also becomes possible to connect to a partner device such as a computer that has a low data transfer rate. On the other hand, in the output, the capacity of the input transfer rate of the LED array head can be used effectively, and a high recording speed can be obtained.
したがって、この発明によれば印字速度の高速化を可能
とする直列−並列変換装置を実現することができる。Therefore, according to the present invention, it is possible to realize a serial-to-parallel conversion device that enables high-speed printing.
゛ 第１図はこの発明に係る直列−並列変換装置の一
実施例を示す構成図、第２図は各シフトレジスタにおけ
る入・出力信号のタイムチャート、第３図はこの発明に
係る直列−並列変換装置の他の実施例を示す構成図、第
４図は各シフトレジスタとマルチプレクサにおける入・
出力信号のタイムチャート、第５図はＬＥＤを用いたプ
リンタ装置の構゛成図、第６図は従来の駆動回路に用い
られる直列−並列変換装置の一例を示す構成図、第７図
は各シフトレジスタにおける入・出力信号のタイムチャ
ートである。
９Ａ〜９０．１１Ａ〜１１０．１２Ａ〜１２Ｄ。
１３Ａ〜１３０．１４Ａ〜１４０・・・シフトレジスタ
、２０・・・直列入力並列出力シフトレジスタ（直並列
シフトレジスタ）、２１・・・複数ビット幅シフトレジ
スタ（＃１シフトレジスタ）、２２・・・複数ビット幅
シフトレジスタ（＃２シフトレジスタ）、３０・・・マ
ルチプレクサ、３１・・・直列入力並列出力シフトレジ
スタ（＃１シフトレジスタ）、４１・・・直列入力並列
出力シフトレジスタ（＃２シフトレジスタ）。゛ Fig. 1 is a block diagram showing an embodiment of the serial-parallel converter according to the present invention, Fig. 2 is a time chart of input/output signals in each shift register, and Fig. 3 is a serial-parallel converter according to the present invention. A block diagram showing another embodiment of the conversion device, FIG.
A time chart of output signals, FIG. 5 is a block diagram of a printer device using LEDs, FIG. 6 is a block diagram showing an example of a serial-to-parallel converter used in a conventional drive circuit, and FIG. 5 is a time chart of input/output signals in a shift register. 9A-90.11A-110.12A-12D. 13A~130.14A~140...Shift register, 20...Serial input parallel output shift register (serial/parallel shift register), 21...Multi-bit width shift register (#1 shift register), 22... Multiple bit width shift register (#2 shift register), 30...Multiplexer, 31...Serial input parallel output shift register (#1 shift register), 41...Serial input parallel output shift register (#2 shift register) ).
Claims (1)
変換する第１のデータ転送手段と、前記第１のデータ転
送手段から転送された前記並列出力データを１ライン毎
に交互に転送させる第２のデータ転送手段と を具え、前記並列出力データを前記第２のデータ転送手
段から連続的に出力するようにしたことを特徴とする直
列−並列変換装置。[Scope of Claims] A first data transfer means for converting serial input data inputted from the outside into parallel output data, and the parallel output data transferred from the first data transfer means are alternately transmitted line by line. 2. A serial-to-parallel conversion device, comprising: a second data transfer means for transferring the parallel output data to the second data transfer means, and the parallel output data is continuously output from the second data transfer means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126289A JPH01295865A (en) | 1988-05-24 | 1988-05-24 | Series/parallel conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126289A JPH01295865A (en) | 1988-05-24 | 1988-05-24 | Series/parallel conversion apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295865A true JPH01295865A (en) | 1989-11-29 |
Family
ID=14931523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126289A Pending JPH01295865A (en) | 1988-05-24 | 1988-05-24 | Series/parallel conversion apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295865A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177949B1 (en) | 1998-07-01 | 2001-01-23 | Fujitsu Limited | Optical write head and exposure apparatus capable of writing data in high speed without fluctuation in light emitting timing |
| JP2015193170A (en) * | 2014-03-31 | 2015-11-05 | 株式会社沖データ | Image formation apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249766A (en) * | 1985-08-29 | 1987-03-04 | Matsushita Graphic Commun Syst Inc | Thermal head |
-
1988
- 1988-05-24 JP JP63126289A patent/JPH01295865A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249766A (en) * | 1985-08-29 | 1987-03-04 | Matsushita Graphic Commun Syst Inc | Thermal head |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177949B1 (en) | 1998-07-01 | 2001-01-23 | Fujitsu Limited | Optical write head and exposure apparatus capable of writing data in high speed without fluctuation in light emitting timing |
| JP2015193170A (en) * | 2014-03-31 | 2015-11-05 | 株式会社沖データ | Image formation apparatus |
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