JPH01295366A

JPH01295366A - ベクトル処理装置

Info

Publication number: JPH01295366A
Application number: JP12485688A
Authority: JP
Inventors: Tomoo Aoyama; 青山　智夫; Hiroshi Murayama; 浩村山
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1988-05-24
Filing date: 1988-05-24
Publication date: 1989-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ベクトル処理装置に係り、特に、階層構造の
記憶装置を備え、階層間でのデータ転送をプログラムの
負担なく行うことを可能としたベクトル処理装置に関す
る。

〔従来の技術〕

計算機の利用において、近年大規模な技術計算に対する
需要が極めて大きくなっており、このような需要に応え
るため、ベクトル処理装置が開発されている。この種ベ
クトル処理装置の性能を決定する主要因は、メモリスル
ープットにあり、より高速のベクトル処理装置の設計に
は、多大の労力を、主記憶部を制御する論理部のために
さく必要があった。また、高いメモリスループットを実
現するためには、記憶部に高速の記憶素子を使用する必
要があり、このため、ベクトル処理装置の記憶部は、一
般の計算機に比較してコスト高となる傾向にある。この
ような記憶部のコスト高を回避するため、近年のベクト
ル処理装置は、階層構造を有する記憶部を備えて構成さ
れるようになってきている。この種階層構造の記憶部を
備えるベクトル処理装置に関する従来技術として、例え
ば、アイ　イー　イー　イー、シー　エッチ２２１６−
０　（ＩＥＥＥ、ＣＨ２２１６−０）、（１９８５）、
第３０１頁〜第３０９真に記載された技術が知られてい
る。

この種従来技術によるベクトル処理装置は、その記憶部
が主記憶部とローカルメモリとを含んで構成され、ベク
トルデータをベクトルレジスタにロードする場合、−旦
、主記憶部からローカルメモリへデータを転送する必要
があった。そして、このデータ転送は、プログラムによ
り規定されている。例えば、プログラムにより、ＲＥＡＬ　　ＪＮＣＯＭＭＯＮ１０ＮＥ／ＪＮ　（７８０）ＲＥＧＦＩＬ
Ｅ　　ＯＮＥのように指定することによって、配列ＪＮを主記憶部と
は異なった記憶部へ割付けることを規定する。

前述の方法は、ユーザにメモリ管理を行わせており、プ
ログラミングに多大の負担を強いることになる。一方、
汎用計算機または比較的低速のベクトル処理装置で実施
されているデマンドページング処理は、データ転送の制
御をハードウェアによって行うことにより前記の問題点
を解決している。しかし、現在の技術では、ページング
制御によって、十数ＧＢ／Ｓｅｃ以上のデータ転送速度
を実現することは困難である。

そして、数ＧＦＬＯＰＳ以上の処理性能を持つベクトル
処理装置に階層構造の記憶部を具備させ、記憶部を構成
する階層間のデータ転送を、可能な限り、プログラミン
グ上の負担なく行うことを可能としたベクトル処理装置
の開発が強く要望されている。

〔発明が解決しようとする課題〕

従来技術による階層構造の記憶部を備え、処理性能数が
数ＧＦＬＯＰＳオーダのベクトル処理装置は、記憶階層
間のデータ転送をプログラムによって規定する必要があ
り、このため、プログラム内にデータ転送処理のための
命令を多数混在させなければならず、その解読が困難と
なり、プログラマに多大の負担を強いていたという問題
点を有していた。

本発明の目的は、前記従来技術の問題点を解決し、ベク
トル処理装置において、メモリスループットＬ低下させ
ることな（、ハードウェアによって、転送条件を検出し
、記憶階層間のデータ転送を行うことができるようにし
た、プログラムの負担を低減できるベクトル処理装置を
提供することにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、以下のような構成と機能
を備えることによって達成される。

（１）主記憶とローカルメモリとを含んで構成された階
層構造を有する記憶部。

（２）ベクトル処理を実行する処理部と、主記憶部から
ローカルメモリへ前もってデータを転送するブリフェッ
チ処理を実行する処理部とによって構成された命令処理
部。

（３）前記画処理部間に設けた同期制御機構。

（４）プログラムを解析して、プログラムの論理的区分
に、命令解読部によって処理可能なタグを付加するコン
パイラに設けた機能。

前記プログラムの論理的区分は、プログラムの制御が他
のルーチンへ渡されるとき、ベクトルロード命令によっ
てベクトルレジスタへ移されるベクトルデータ量がロー
カルメモリの容量を越える可能性のあるとき、または、
ベクトル処理でベクトルレジスタ上のデータを主記憶に
書込み、かつ、同データをベクトルロード命令により、
ベクトルレジスタに書込むときの位置である。プログラ
ムは、コンパイラがその論理的区分を識別することによ
って、ｎ個の論理的区分に分離される。

（５）ｎ個に区分されたプログラムを解析して、プリフ
ェッチ処理部に作用するコードを作成するコンパイラに
設けた機能。すなわち、ベクトルロ−ド命令以外のベク
トル命令を消去または無効命令化し、ベクトルロード命
令実行に必要なアドレスレジスタセットアツプ命令等を
残し、ベクトルロード処理に関係のない浮動小数点演算
命令等を消去または無効命令化する機能。

（６）前述のタグ位置に、ブリフェッチ処理を無条件に
実行してよいか否か、ベクトル処理部のベクトルストア
処理の完了を待つ必要があるか否かにを識別する情鮪加する機能。

この付加情報は、命令解読部により処理される。

（７）ｎ個に区分されたプログラムを解析して、ベクト
ル処理部に作用するコードを作成するコンパイラに設け
た機能。

この変換作業は、従来のベクトルコード作成と同様であ
る。

（８）前述のタグ位置に、ブリフェッチ処理部の待ち状
態を解放するか否かを決定する命令を付加する機能。

この解放情報は、ベクトルストアの結果をベクトルロー
ドで読出しているか否かを調べることによって判定生成
される。

〔作用〕

従来技術によるベクトル処理装置は、ベクトル処理を規
定するベクトル命令及びスカラ処理を規定するスカラ命
令を処理している。ベクトル命令、特に、ベクトルロー
ド／ストア命令の主記憶参照方法を規定するセットアツ
プ処理を行う命令は、セットアツプ系命令と呼ばれ、ス
カラ命令の一種として分類される。ベクトルロード／ス
トア命令は、メモリリクエスタを作動させ、主記憶部と
ベクトルレジスタ間のデータ転送を制御するものであり
、主記憶部参照アドレスが命令オペランドに明示されて
いるものと、暗示的に指定されているものとに分けられ
る。暗示指定の命令をインデクス付ベクトルロード／ス
トア命令という。

本発明によるベクトル処理装置は、ベクトル処理論理部
で、ベクトルロード命令によって、ローカルメモリとベ
クトルレジスタ間のデータ転送を制御し、ベクトルスト
ア命令、インデクス付ベクトルロード／ストア命令によ
って、主記憶とベクトルレジスタ間のデータ転送を制御
している。ブリフェッチ処理論理部は、ベクトルロード
命令を処理し、主記憶とローカルメモリ間のデータ転送
を制御する。

セットアツプ系命令は、ベクトル処理論理部と、プリフ
ェッチ処理論理部の両方に作用する。

プログラムの論理的区分に付加されたタグ及びその他の
情報は、ベクトル処理論理部とプリフェッチ処理論理部
の命令解読部に作用し、画処理部の同期を行う。タグ及
び同期のための情報は、プログラム実行のための手段で
あるが、それ自身ではプログラムで規定されたデータ処
理に関与することはない。従って、以下これらの情報に
ついて、「命令」という名称は使用しない。

プログラムは、コンパイラによって、２種類のオブジェ
クトコード、すなわち、ベクトル処理論理部用のコード
とブリフェッチ処理論理部用のコードに変換される。こ
の２種類のオブジェクトコードは、Ｏ３によって１個の
ユーザジョブとして扱われ、２種類のオブジェクトコー
ドに対し１個の論理空間が与えられる。ユーザジョブに
対してＣＰＵ資源を割当てるタイミングとなった場合、
Ｏ８は、ブリフェッチ処理のオブジェクトコードの先頭
番地から処理を開始するように、ベクトル処理装置のス
カラ処理部に指示を与える。この指示は、前記スカラ処
理部内のプログラム状態語のＮ　Ｉ　Ａ　領域を書替え
ることによって行われる。スカラ処理部は、スカラ処理
の他セットアツプ系命令処理によって、ベクトル処理論
理部、ブリフェッチ処理論理部内のアドレッシングのた
めのレジスタ類をセットアツプする。スカラ処理部は、
これらのセットアツプが夫々の処理論理部内で完了した
後、プリフェッチ処理論理部を起動し、次いでベクトル
処理論理部を起動する。画処理論理部は、夫々のオブジ
ェクトコード部の先頭位置にあるタグ情報によって、命
令解読を行うかアイドリングするかを決定し、それに従
って動作する。初め、プリフェッチ処理論理部は、必ず
命令解読処理に入り、ベクトル処理論理部は、アイドリ
ングするか否かをタグの情報によって決定する。

ブリフェッチ処理論理部でベクトルロード命令が検出さ
れると、主記憶部からローカルメモリ部へのデータの転
送が行われる。また、ブリフェッチ処理論理部でタグが
検出されるとリリース信号が生成され、該リリース信号
によって、ベクトル処理論理部とブリフェッチ処理論理
部との間の同期制御機構内のセマフォがカウントアツプ
される。

このセマフォは、ベクトル処理部がアイドリング処理か
ら命令解読処理に移行するとカウントダウンされる。

ブリフェッチ用オブジェクトコードのタグ位置において
、そのタグ情報が、次のブリフェッチ処理の無条件実行
可を示している場合、引続いてオブジェクトコードの次
の論理的区分の処理がブリフェッチ処理部により実行さ
れる。このとき、ブリフェッチ処理部内のアドレスレジ
スタのセットアツプは、スカラ処理部によって完了して
いなければならない。この保証は、コンパイラによって
おこなわれる。ブリフェッチ処理部内のアドレスレジス
タは、２面化されていてもよい。２重のハードウェアを
持たない場合、レジスタ番号を変えて、ブリフェッチ処
理で引用しているレジスタの内容を、スカラ処理のセッ
トアツプ処理で破壊しないように、ソフトウェアで保証
しておく。

ブリフェッチ用オブジェクトコードのタグ位置において
、そのタグ情報が、次のブリフェッチ処理のベクトル処
理待ちを示している場合、ブリフェッチ処理部は、アイ
ドリング状態となる。この状態を解除するため、ベクト
ル処理部は、オブジェクトコードの位置で、ブリフェッ
チ処理部の待ち解除指示が存在する場合、ベクトル処理
部側の命令解読部からブリフェッチ処理部側の命令解読
部に対し解除信号を送出する。前述のセマフォは、この
解除信号によっては動作しない。

ブリフェッチ処理のベクトル処理とは、ベクトルロード
対象のベクトルデータに対して因果関係がない場合、夫
々の処理部でオーバラップして実行される。

第２図はブリフェッチ処理とベクトル処理との実行状況
を説明する図であり、以下、これについて説明する。

第２図において、Ｐ　Ｆ　ｎ　（ｎ　＝Ｏ＋　１　＋　
２−−−−−−）はブリフェッチ処理の、また、ＶＰｎ
　（ｎ＝ｏ。

１・・−・・−・）はベクトル処理の実行を示している
。

Ｓ　ｅｍａｐｈｏｒｅと記して示した行の数値は、セマ
フォの内容値、すなわちカウント値を示しており、Δは
ブリフェッチ処理部及びベクトル処理部間の信号伝播時
間を示している。この信号伝播時間は、実際の時間に対
し長大に描かれている。

いま、第２図において、初めにブリフェッチ処理ＰＦＯ
が実行され、この処理がタグ位置で完了するとセマフォ
の値が＋１される。ベクトル処理部は、このセマフォの
値をテストし、この値が正値ならばベクトル命令解読を
実行する。ブリフェッチ処理ＰＦＯの完了後、タグの情
報がベクトル処理部からの解除信号待ちとなっていない
場合、ブリフェッチ処理ＰＦＩの処理が次のサイクルか
から開始される。同様にして、ブリフェッチ処理ＰＦ２
までの処理が実行され、該処理ＰＦ２の完了後のタグが
ベクトル処理待ちとなっていたとする。この場合、ブリ
フェッチ処理部は、前記のタグの情報により待ち状態に
移行する。ベクトル処理ＶＰＯが完了すると前述のブリ
フェッチ処理部の待ち状態は解除され、ブリフェッチ処
理部は、次のブリフェッチ処理ＰＦ３の処理を実行し、
ベクトル処理部は、ベクトル処理ＶＰＩの処理を実行す
る。この間、セマフォは、ブリフェッチ処理の完了で＋
１され、ベクトル処理の開始で−１され、第２図に示す
ような値となる。

以上が、本発明によるベクトル処理装置の概略動作であ
り、本発明は、ブリフェッチ処理とベクトル処理動作の
パイプライン的な処理により、ベクトルロード処理をベ
クトル演算処理とオーバラップさせることが可能である
。オーバラップの度合は、従来技術によるベクトル処理
装置のチエイニング制御による命令実行ステージの重な
りからプログラムの論理的区分単位の重なりへ拡大され
たことになる。

ブリフェッチ処理は、ベクトル処理に比較して処理量が
少なく、実行時間も短いため、マルチジコブ実行時に、
複数ジョブのブリフェッチ処理が可能である。このため
、Ｏ３は、ブリフェッチ処理のためのアドレス管理を新
たに行う必要がある。

〔実施例〕

以下、本発明によるベクトル処理装置の一実施例を図面
により詳細に説明する。

本発明の一実施例において、ローカルメモリは、ベクト
ル処理部内のベクトルレジスタと同様な構造を有し、ベ
クトルレジスタに対応する領域のアクセス権がブリフェ
ッチ処理部で管理される。この領域は、ブリフェッチ処
理が完了したとき、「データ確定」となり、ベクトル処
理部からこの領域に対するデータ続出が行われ、ベクト
ルレジスタにデータが書込まれたとき「空きｊとなる。

ブリフェッチ処理は、ベクトル処理に対し先行して行わ
れるため、ブリフェッチ処理部内でベクトルロード命令
を実行しようとした場合、主記憶部から読出したベクト
ルデータを書込むローカルメモリ上の領域が「データ確
定」となっている場合があり得る。このとき、ブリフェ
ッチ処理部内の命令解読部は、ベクトルロード命令の起
動を抑止する。この起動の抑止は、ベクトル処理部から
ローカルメモリの読出しが行われるまで解除されない。

本発明の実施例は、前述のように、ローカルメモリの領
域を、「データ確定」と「空きＪの２状態で管理してい
るが、ベクトルレジスタのように書込み、読出しを同時
に行うようなチエイニング制御をサポートするように拡
張することも可能である。

第１図は本発明の一実施例によるベクトル処理装置の概
略構成を示すブロック図、第３図はブリフェッチ処理部
のブロック図、第４図、第５図はローカルメモリの状態
管理部のブロック図、第６図はベクトル処理部内のロー
カルメモリとベクトルレジスタ間のデータ転送を制御す
るデータ転送処理部のブロック図である。第１図、第３
図〜第６図において、１はブリフェッチ・デコーダ、２
はベクトル命令デコーダ、３はブリフェッチ処理用の命
令続出論理部、４はブリフェッチ処理用のベクトルアド
レス生成論理部、５はセマフォ、６はベクトル命令続出
論理部、７はベクトル処理用のアドレス生成論理部、８
はローカルメモリとベクトルレジスタ間のデータ転送処
理部、９はローカルメモリアクセス用のアドレステーブ
ル、１０は記憶制御部、１１は主記憶部、１５はスイッ
チング論理部、１６はローカルメモリ、１７はローカル
メモリの状態管理部、■８はベクトルレジスタ、１９は
ベクトルレジスタの状態管理部、１１２゜１２３．３０
６，４１１は加算器、１１４はカウンタ、１１５，４０
０は比較回路、２０２はプライオリティ回路、４０３は
エンコーダである。

第１図において、主記憶部１１上の領域１２〜１４には
、夫々、ブリフェッチ処理用の命令列、ベクトル処理用
の命令列及びベクトルデータが格納されている。

第１図に示すベクトル処理装置は、初めにブリフェッチ
処理用の命令読出しを命令続出論理部３により実行する
。命令続出論理部３は、主記憶部ＩＩから記憶制御部１
０を介して読出した命令をパス５０を介して受取り、パ
ス５１を経由してブリフェッチ・デコーダ１に送出する
。この動作において、パス５０上にはフェッチアドレス
及びデータが転送され、パス５１上にはデコーダ１がら
の指示及び命令読出論理部３がらのフェッチデータが転
送される。これらのパス５０．５１は、夫々複数の信号
線の集りであるが、第１図では図面の簡単化のため１本
の線で示されている。

ブリフェッチ・デコーダ１は、前述のブリフェッチデー
タをデコードした結果、ブリフェッチ処理用のベクトル
ロード命令を検出すると、パス５２を介してベクトルア
ドレス生成論理部４を起動する。ベクトルアドレス生成
論理部４は、主記憶部１１からベクトルデータを読出す
ためのアドレスを生成しパス５３に送出すると同時に、
書込先ローカルメモリ対応のアドレステーブル９に同ベ
クトルデータ生成のためのベースアドレス及び増分アド
レスをセットする。これらのアドレスは、ベクトル処理
部がローカルメモリ１６を読出すために用いられる。記
憶制御部１０は、パス５３上に送られたアドレスによっ
て、主記憶部１１からベクトルデータを読出す。読出さ
れたベクトルデータは、スイッチング論理部１５．パス
５４を経由してローカルメモリ１６に書込まれる。スイ
ッチング論理部１５は、各命令読出論理部３，６及び各
アドレス生成部４．７でアドレスに付加されるシンク情
報によって作動させられる。ローカルメモリ１６の構造
は、この実施例においてはベクトルレジスタ１８と同様
のデータ配置構造とするが、特に、この構造に限られる
ことはない。ローカルメモリ１６の状態管理部１７は、
ローカルメモリ１６の領域毎のデータの確定状況を管理
するフリップフロップの集合により構成される。これら
のフリップフロップは、対応する領域上にデータが確定
したときにセットされ、ベクトル処理部からのアクセス
によって当該データ領域が解放されたときにリセットさ
れる。そして、該状態管理部１７は、ローカルメモリ１
６上の全領域にデータが書込まれていて、追加書込みが
できない場合、パス５５を介してブリフェッチ処理用の
ベクトルアドレス生成論理部４に抑止信号を送出する。

ベクトルアドレス生成論理部４は、この抑止信号によっ
て、ブリフェッチ用のアドレス生成を留保する。

ブリフェッチ・デコーダ１は、ブリフェッチ命令列中に
タグを検出すると、パス５６を介してセマフオ５をカウ
ントアツプする。

また、ブリフェッチ・デコーダ１は、次のブリフェッチ
処理がベクトル命令列の処理の完了を待つ必要がある場
合、ブリフェッチ・デコーダ１内部のフリップフロップ
をセットし、命令解読処理を停止する。この待ち状態は
、ベクトル処理用アドレス生成論理部７からパス５７上
にリセット信号が送出されるまで継続する。

ベクトル命令デコーダ２は、パス５９．６０及びベクト
ル命令続出論理部６を用い、記憶制御部１０を介して主
記憶部１１よりベクトル処理命令列の読出しを行う。こ
の場合、ベクトル処理命令列の読出しが可能か否かの判
定は、パス５日を介してセマフオ５の値を読出すことに
より、ベクトル命令デコーダ２内で行われる。パス５９
．６０は、パス５０．５１と同様に複数の信号線で構成
されている。ベクトル命令デコーダ２は、読出されたベ
クトル処理命令列中にベクトルロード命令を検出すると
、パス６２を介してローカルメモリ１６とベクトルレジ
スタ２０間のデータ転送処理部８を起動する。また、ベ
クトル命令デコーダ２は、ベクトル処理命令列中にベク
トルロード命令以外のベクトルアクセス系命令を検出す
ると、パス６１を介してベクトル処理用アドレス生成部
７を起動する。

データ転送処理部８は、パス６３を介してアドレステー
ブル９をアクセスし、ローカルメモリ１６内のどの領域
にアクセスすべきベクトルデータが格納されているかを
判定し、同時にパス６４を介してベクトルレジスタの状
態管理部１９により、ｔｒ　迷光ベクトルレジスタのビ
ジー状況を判定する。

さらに、データ転送処理部８は、パス６９を介してロー
カルメモリの状態管理部１７により、ローカルメモリ１
６内の特定領域にベクトルデータが書込まれているか否
かを判定する。ベクトルレジスタ１８への書込みが可能
な場合、データ転送処理部８は、パス６５を介してロー
カルメモリ１６の特定領域をアクセスし、ベクトルデー
タを読出すだめのアドレスを送出する。これによりロー
カルメモリ１６から読出されたデータは、パス６６゜セ
レクタ２０を通ってベクトルレジスタ１８に書込まれる
。セレクタ２０の選択情報は、ベクトル命令デコーダ２
によって、命令のオペレーションコードから生成される
。ローカルメモリ１６の読出しが完了すると、データ転
送処理部８は、パス６７を介してローカルメモリ内の領
域リセット信号を送出する。ベクトルレジスタ１８の状
態は、状態管理部１９により管理されている。ベクトル
レジスタ１８が、ベクトル処理部内のリソースによって
使用されると、そのリソースにより、レジスタフリー信
号が生成され、この信号がパス６８を介して送られ、ベ
クトルレジスタの状態管理回路１９内のベクトルレジス
タ１８の各レジスタ領域の状態を保持しているフリップ
フロップがリセットされる。ベクトル処理部内のリソー
スは、第１回には省略され示されていない。

第３図は前述した第１図に示すベクトル処理装置におけ
るブリフェッチ・デコーダ１．ブリフェッチ処理用の命
令続出論理部３．ブリフェッチ処理用のベクトルアドレ
ス生成論理部４及びローカルメモリアクセス用のアドレ
ステーブル９の詳細を示すブロック図であり、以下、こ
れについて説明する。第３図において、第１図と同一の
符号は、同一物を示す。

第３図において、パス５１ｂを介してブリフェッチ処理
用の命令が、第１図に示す命令続出論理部３から送られ
、レジスタ１００にセットされる。

デコーダ１０１は、このレジスタ１００にセットされた
命令のオペレーションコード部を解読する。

ブリフェッチ処理部は、ブリフェッチを行うベクトルロ
ード命令、ベクトルロード命令のためのアドレスレジス
タセットアツプ命令及びタグを解読している。この場合
、タグも命令の一種として解読され、これらは、デコー
ダ１０１によって解読される。

デコーダ１０１がアドレスレジスタセットアツプ命令を
検出すると、デコーダ１０１は、パス１５０を通してス
イッチング回路１０２に選択信号を伝達する。これによ
り、レジスタ１００内の命令のオペランドにあるアドレ
ス情報がレジスタ１０３〜１０５に送出される。このレ
ジスタ１０３〜１０５には、夫々、ベクトル語長、ベク
トルベースアドレス、ベクトル増分アドレスが格納され
るとする。

また、アドレス情報は、命令のオペランドから直接得ら
れるものとしたが、必ずしもイミーデイエイト型に限る
ものではない。

デコーダ１０１は、タグを解読するとパス５６を介して
セマフオ５をカウントアツプする。セマフオ５は、アッ
プダウンカウンタにより構成されている。読出されたタ
グがベクトル処理待ちを指示している場合、デコーダ１
０１は、フリップフロップ１０６をセットする。このフ
リップフロップ１０６の出力は、インバータ１０７によ
って反転され、ＡＮＤ回路１０８に入力される。フリッ
プフロップ１０６は、ベクトル処理部のアドレス生成論
理部７からパス５７を介してリセット信号が送られるま
でクリアされない。

デコーダ１０１がベクトルロード命令を解読すると、デ
コーダ１０１は、パス１５２に起動信号を送出する。こ
の起動信号は、ＡＮＤ回路１０８、ＯＲ回路１０９を介
してレジスタ１１０のセット信号としてレジスタ１１０
に与えられる。このＡＮＤ回路１０８を介した起動信号
は、同時にパス１５３を介してセレクタ１１１にも与え
られる。

これにより、セレクタ１１１は、レジスタ１０４の内容
を加算器１１２に送る。この結果、レジスタ１０４の内
容は、加算器１１２を通過してレジスタ１１０に格納さ
れる。セレクタ１１１は、パス１５３上の起動信号がオ
フになると、レジスタ１０５内の情報を加算器１１２に
送る。パス５３ｃ上には、第１図に示す記憶制御部１０
からリリース信号が送られて来る。このリリース信号は
、記憶制御部１０がリクエストを処理したことを示して
おり、ＡＮＤ向路１１３とＯＲ回路１０９とを経てレジ
スタ１１０にセット信号として与えられる。この結果、
パス５３ｃ上にリリース信号が送られてくる毎に、レジ
スタ１１０内の値にレジスタ１０５内の値が加算されて
、すなわち、レジスタ１０４内のベースアドレス値に、
順次ベクトル増分値が加算された値が、パス５３ａ上に
送出されることになる。パス５３ｃ上の信号及びパス１
５３上の信号は、カウンタ１１４をカウントアツプさせ
、その出力は、比較回路１１５によってレジスタ１０３
上のベクトル語長と比較される。この比較結果は、両者
の一致が得られたとき“１パとなり、そうでない場合“
０”となって、パス１５５上送出される。このパス１５
５上の信号“１゛′は、カウンタ１１４をリセットし、
レジスタ１００に対するセット信号となり、ＯＲ回路１
１７に入力される。この信号は、同時にフリップフロッ
プ１１６によってラッチされ、インバータ１１８によっ
て反転され、パス１５４を介してＡＮＤ回路１１３に入
力される。これにより、ベクトルアドレスの生成が中断
される。

前述の動作で、ベクトルロード命令のアドレス生成が完
了したことになり、このとき、パス１５５上に信号が送
出される。また、デコーダ１０１は、アドレスセットア
ツプ命令を検出すると、パス５１ａ上に信号を送出する
。これらのパス１５５．５１ａ上の信号は、ＯＲ回路１
１７で論理和がとられた後、フリップフロップ１０６の
出力の反転信号と、ＡＮＤ回路１１９で論理積がとられ
る。このＡＮＤ回路１１９の出力は、デコーダ１０１で
解読した命令の完了を示す。但し、ここでは、タグを命
令に含めない。このＡＮＤ回路１１９の出力である命令
完了情報は、パス５７上のリセット信号とＯＲ回路１２
０で論理和がとられ、レジスタ１２１に対するセット信
号としてパス１５６上に送出される。

レジスタ１２２は、プリセット命令語長を格納しており
、加算器１２３は、レジスタ１２２内のプリセット命令
語長とレジスタ１２１内の値を加算し、パス１５６上の
信号値が“１”のときのセットタイミングでパス５０上
に送出する。シンク情報は、パス５０及び５３ａ上に信
号を送出するときに定まった余分の信号値を信号線幅を
拡げて送出することによって記憶制御部に送られる。

第４図及び第５図は第１図に示すローカルメモリ１６、
ローカルメモリの状態管理回路１７、スイッチング論理
部１５及びアドレステーブル９の詳細を示す図であり、
以下、これについて説明する。これらの図は第３図と関
連があるので、同一の論理が重複して表わされている部
分がある。また、同一のパスには同一の符号が付けられ
ている。

第４図は主にローカルメモリ領域が書込可能か否かを制
御する構成を示し、第５図は同領域へのデータの書込み
と、同領域に対するベクトル処理部からのデータの読出
しを制御する構成を示している。

第４図において、フリップフロップ２００は、ローカル
メモリ１６の個々の領域の書込可能状態を制御しており
、“０”が書込可能を示す。全フリップフロップ２００
が°“１”となっている場合、ＡＮＤ回路２０１の出力
は“１°′となり、パス１６２上の信号値は“０”とな
る。このパス１６２上の信号値“０”は、第３図に示す
ＡＮＤ回路１０８に作用し、ベクトルロード命令の起動
を抑止する。

フリップフロップ２００の値が、複数個″０”となって
いる場合、プライオリティ回路２０２は、その優先順序
を決定する。決定された結果は、エンコーダ２０３によ
ってコード化され、パス２５０上に送出される。このコ
ード情報は、スイッチング回路２０４に作用し、レジス
タ１０４，１０５内のベクトルベース値、ベクトル増分
値をアドレステーブル９内のテーブル９ａ、９ｂに送る
制御を行う。これにより、アドレステーブル９ａ、９ｂ
には、夫々ベクトルベース値及びベクトル増分値がセッ
トされる。パス２５０上のコード情報は、同時にデコー
ダ２０５によりデコードされ、ローカルメモリの領域に
対応するフリップフロップ２００を°“１′′にセット
し、その領域が書込不可能であることを表示させる。フ
リップフロップ２００は、ベクトル処理部からのローカ
ルメモリ１６の＋ｉＦ出しが行われ、不要になると、パ
ス２５２を介してリセットされる。パス２５０上のコー
ド情報は、さらに、レジスタ２０６にセットされた後、
パス５３ｂを経由して後述する第５図のレジスタ３０３
に送られる。この情報は、ローカルメモリの領域にデー
タを書込む場合のスイッチングのために利用される。

次に、第５図において、主記憶部１１から続出されたベ
クトルデータは、パス３５０を経由してレジスタ３００
に格納される。同様に、シンク情報及びアドバンス情報
が、パス３５１，３５２を介して送られてくる。レジス
タ３００に格納されたデータは、スイッチング論理部１
５に作用するレジスタ３０１を介するシンク情報によっ
て、リクエスト・ソース先に分配される。パス５４は、
フェッチデータをローカルメモリへ分配するパスである
。一方、前述のように、パス５３ｂには、第４図のエン
コーダ２０３からの書込先のローカルメモリの領域を指
定する情報が伝播している。

この情報は、信号デイレイのためのレジスタ３０３を介
してスイッチング回路３０２に作用し、前記パス５４上
のデータをローカルメモリ１６の各領域に書込むよう制
御する。第５図では、ローカルメモリ１６の各領域は、
０〜ｎまであるとして示されている。

レジスタ３０５は、初め′０″にセットされ、その値は
、加算器３０６によって、主記憶部１１からデータが読
出される毎に＋１される。そしてこのレジスタ３０５の
値は、書込むべきローカルメモリの領域のアドレスを示
すことになる。この値は、スイッチング回路３０６によ
って、ローカルメモリ１６の各領域のアクセスのため分
配される。

パス６５ａ上には、ベクトル処理部から、読出すべきロ
ーカルメモリのアドレスが送られてくる。

同様に、パス６５ｂ上には、ベクトル処理部から、読出
すべきローカルメモリ１６の領域の選択のために用いる
情報が送られてくる。これらの情報に基づいて、ローカ
ルメモリ１６から読出されたベクトルデータは、パス６
６を経由してベクトルレジスフ１８に送られる。

パス１５５上には、第３図により説明したように、比較
回路１１５からベクトルアドレスの生成完了信号が送ら
れてくる。この完了信号は、信号デイレイのためのレジ
スタ３０４を介し、スイッチング回路３０７によって、
書込みの行われているローカルメモリ１６の各領域に対
応するレジスタ３０８のいずれか１つに格納される。こ
のレジスタ３０８全体と、第４図に示すフリップフロッ
プ２００全体は、第１図に示すローカルメモリの状態管
理部１７を構成する。

第６図は第１図に示すベクトル処理用のアドレス生成論
理部７及びデータ転送処理部８の詳細を示すブロック図
であり、以下、これについて説明する。

第６図において、第４図ですでに説明したように、レジ
スタ９ａには、ベクトルベースアドレスが、レジスタ９
ｂには、ベクトル増分アドレスが夫々格納されている。

パス４５０及び４５１上には、ベクトル処理部で処理さ
れる、主記憶部の参照を行うベクトル命令の処理に必要
なベースアドレス及び増分アドレスが送られてくる。こ
れらのアドレスデータのソースは、スカラ処理部でセッ
トアツプ系命令によって、ベクトル処理部内のレジスタ
にセットされたアドレスデータである。

パス４５２を介して、第１図に示すベクトル命令デコー
ダ２より、第６図に示す論理回路に対する起動がかけら
れると、比較回路４００は、プリフェッチされたベクト
ルデータがローカルメモリ１６内に存在するか否かを調
べる。すなわち、ベクトルデータの一致不一致は、ベー
スアドレスと増分アドレスの夫々が一致するか否かを比
較回路４００でチエツクすることにより調べられ、両ア
ドレスの一致は、ＡＮＤ回路４０１によってチェベられ
る。

ベクトルロード命令の場合、ＯＲ回路４０２の出力は“
１”であり、ベクトルストア命令の場合、ＯＲ回路４０
２の出力は０”である。このＯＲ回路４０２の出力は、
パス６７ａを介して第１図に示すローカルメモリの状態
管理回路１７に送られる。また、ＡＮＤ回路４０１の出
力は、エンコーダ４０３によってコード化され、パス６
５ｂを通して第１図のローカルメモリ１６に送られる。

パス６５ｂのシンク先は、第５図に示すセレクタ３１１
である。

レジスタ４０４には、ベクトル長が保持されている。論
理回路４０５はカウンタであり、レジスタ４０７内のデ
ータを毎サイクル＋１カウントアツプする。レジスタ４
０７の出力は、パス６５ａを介して、第５図のローカル
メモリ１６に送られ、ローカルメモリ参照アドレスとな
る。同時に、レジスタ４０４の値と４０７の値とが比較
回路４０６で比較され、この結果がパス７０ｂを介して
記憶制御部１０に送られる。

ベクトルストア命令の場合、セレクタ４１０は、初めパ
ス４５０上のベースアドレス１Ｉｒｌ算器４１１を通し
てレジスタ４１２にセットし、続いてパス４５１上のベ
クトル増分アドレスを加算器に送る。

この加算結果は、レジスタ４１２に格納され、パス７０
ａを通って記憶制御部１０に送られる。インデクス付の
ベクトル命令の場合、パス４５１上のベクトル増分値の
代わりに、バス４５５上のインデクス値が使用される。

セレクタ４１０は、第１図に示すベクトル命令デコーダ
２によってその動作が指示される。

〔発明の効果〕

以上説明したように、本発明によれば、ベクトル処理に
おいて、処理性能に最も大きく寄与するベクトルデータ
フェッチ動作を、プログラムの論理区分単位に、ベクト
ル演算処理とオーバラップさせることが可能とできる。

これにより、本発明は、従来技術によるベクトル処理装
置のチエイニング制御による命令実行ステージのオーバ
ラップ効果よりも広い範囲で処理のオーバラップをさせ
ることが可能となり、特に、階層構造の記憶装置を有す
るベクトル処理装置において、ベクトルロード処理とベ
クトル演算処理との重複化によって、ベクトルデータ読
出しが高速化できるという効果を奏する。従って、本発
明によれば、ベクトル処理装置の主記憶部を比較的低速
の記憶素子で構成することが可能となり、処理装置全体
を安価に構成することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるベクトル処理装置の概
略構成を示すブロック図、第２図はブリフェッチ処理と
ベクトル処理との実行状況を説明する図、第３図はブリ
フェッチ処理部のブロック図、第４図、第５図はローカ
ルメモリの状態管理部のブロック図、第６図はデータ転
送処理部のブロック図である。ｌ−・・−・−ブリフェッチ・デコーダ、２・−−一−
−−ベクトル命令デコーダ、３−・・−ブリフェッチ処
理用の命令続出論理部、４−・−・ブリフェッチ処理用
のベクトルアドレス生成論理部、５・・・・−・セマフ
ォ、６−−・−ベクトル命令続出論理部、７−・−・ベ
クトル処理用アドレス生成論理部、８−・−・・データ
転送処理部、９−・−・−ローカルメモリアクセス用の
アドレステーブル、１０・−−−−ｍ−記憶制御部、１
１−・−主記憶部、１５・−・・−スイッチング論理部
、１６−・−ローカルメモリ、１７−・−一一一一ロー
カルメモリの状態管理部、１８−・−・ベクトルレジス
タ、１９−−−−−−−ベクトルレジスタの状態管理部
。一イ第１図第４図Ｆｉｇ、５ｔｏｓｃｕ　　　ｔｏＬＭ

Claims

【特許請求の範囲】１、ベクトル処理装置において、複数の階層より成る記
憶部と、主記憶部を参照するベクトル命令を解読する複
数個の論理部と、前記ベクトル命令を解読する複数個の
論理部相互間の同期制御を行う論理部と、前記記憶部の
いずれかの階層とベクトルレジスタとの間に設けられた
データパスとを備えることを特徴とするベクトル処理装
置。２、ベクトル処理装置において、複数の階層より成る記
憶部と、主記憶部を参照するベクトル命令を解読する複
数個の論理部と、前記ベクトル命令を解読する複数個の
論理部相互間の同期制御を行う倫理部と、前記記憶部に
保持されているベクトルデータのインデクスを記憶する
手段と、前記記憶部に保持されているベクトルデータに
対するアクセスが可能か否かを管理する論理部と、前記
記憶部のいずれかの階層とベクトルレジスタとの間に設
けられたデータパスとを備えることを特徴とするベクト
ル処理装置。