JPH01292969A - Vertical driving pulse generating circuit - Google Patents
Vertical driving pulse generating circuitInfo
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- JPH01292969A JPH01292969A JP63122318A JP12231888A JPH01292969A JP H01292969 A JPH01292969 A JP H01292969A JP 63122318 A JP63122318 A JP 63122318A JP 12231888 A JP12231888 A JP 12231888A JP H01292969 A JPH01292969 A JP H01292969A
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Landscapes
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Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、TV(テレビジョン)受像機の垂直駆動パル
ス発生回路に関するもので、特に異なる放送方式の垂直
同期信号に固有のウィンドーを設け、耐ノイズ性を向上
させた垂直駆動パルス発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial Application Field The present invention relates to a vertical drive pulse generation circuit for a TV (television) receiver. , relates to a vertical drive pulse generation circuit with improved noise resistance.
(ロ)従来の技術
異なる2つの放送方式(例えばNTSC方式とPAL方
式)の垂直同期信号をその到来が予想される期間、ゲー
ト(ウィンドー)を開き取り込む機能を有したテレビ放
送方式の自動判別装置が、特願昭58−68916号と
して本願と同一の出願人に依って出願されている。第9
図は、前記テレビ放送方式の自動判別装置内のゲート回
路を示す回路図で、端子(1)からの水平同期信号を分
周するカウンタ(2)と、入力端子(3)からの垂直同
期信号と前記カウンタ(2)からのゲート制御信号に応
じて通過させるゲート回路(4)と、該ゲート回路(4
〉からの垂直同期信号に応じて前記カウンタ(2)をリ
セットするリセットパルスを発生するパルス発生回路(
5)とを備える。(b) Conventional technology An automatic TV broadcast system discrimination device that has a function of opening a gate (window) and taking in vertical synchronization signals of two different broadcast systems (for example, NTSC system and PAL system) during the expected arrival period. However, it has been filed as Japanese Patent Application No. 58-68916 by the same applicant as the present application. 9th
The figure is a circuit diagram showing the gate circuit in the automatic discrimination device for the television broadcasting system, which includes a counter (2) that divides the frequency of the horizontal synchronization signal from the terminal (1), and a vertical synchronization signal from the input terminal (3). and a gate circuit (4) for passing the gate in response to a gate control signal from the counter (2);
A pulse generation circuit (
5).
カウンタ(2〉はリセットされた後、端子(1〉からの
水平同期信号の計数を行なう。そして、垂直同期信号の
到来が予想される期間までの間はゲート回路(4)を遮
断状態とし、入力端子(3)からのノイズ等が後段回路
に影響を与えるのを助士している。そして、NTSC方
式及びPAL方式の垂直同期信号の到来が予想されるカ
ウント数:n=240に達すると、ゲート回路(4〉を
導通させるゲート制御信号を発生する。この状態におい
て、正規の垂直同期信号が到来しているのならばn=2
62.5でNTSC方式の、又n=312.5でPAL
方式の垂直同期信号が前記ゲート回路(4〉を通過しパ
ルス発生回路(5)に印加され該パルス発生回路(5)
の出力端には垂直同期信号に応じたリセットパルスが発
生しカウンタ(2)をリセットする。すると、前記リセ
ットに応じてカウンタ(2)の出力端子(6)には垂直
駆動パルスが発生し偏向回路(図示せず)に供給される
。前記カウンタ(2)はリセットされた後、再び計数を
行ない前述と同様の動作を繰り返す。After the counter (2) is reset, it counts the horizontal synchronization signal from the terminal (1).Then, the gate circuit (4) is cut off until the period when the vertical synchronization signal is expected to arrive. This helps prevent noise etc. from the input terminal (3) from affecting the subsequent circuit.And when the expected count number of NTSC and PAL vertical synchronization signals arrives: n=240, Generates a gate control signal that makes the gate circuit (4) conductive.In this state, if a regular vertical synchronization signal has arrived, n=2.
62.5 for NTSC, and n=312.5 for PAL
The vertical synchronizing signal of the system passes through the gate circuit (4) and is applied to the pulse generating circuit (5).
A reset pulse corresponding to the vertical synchronization signal is generated at the output end of the counter (2) to reset the counter (2). Then, in response to the reset, a vertical drive pulse is generated at the output terminal (6) of the counter (2) and is supplied to a deflection circuit (not shown). After the counter (2) is reset, it counts again and repeats the same operation as described above.
尚、入力端子(3)にいずれの垂直同期信号も印加され
ない場合は、カウンタ(2)からn=340でパルスが
発生し、パルス発生回路(5)を介して前記カウンタ(
2)に印加される。その為、この状態においてはカウン
タ(2)は自己リセット状態(テレビ画面が垂直方向に
流れている状態)となる。Note that when no vertical synchronization signal is applied to the input terminal (3), a pulse is generated from the counter (2) at n=340, and the pulse is generated from the counter (2) via the pulse generation circuit (5).
2) is applied. Therefore, in this state, the counter (2) is in a self-resetting state (a state in which the television screen is flowing vertically).
従って、第9図の回路によれば垂直同期信号に対して特
定の期間のみ通過させるウィンドーを設けることによっ
て映像信号中に含まれるノイズによる後段回路の誤動作
を防止することが出来る。Therefore, according to the circuit shown in FIG. 9, by providing a window that allows the vertical synchronization signal to pass only during a specific period, it is possible to prevent malfunctions of the downstream circuit due to noise contained in the video signal.
(ハ)発明が解決しようとする課題
ところで、第9図のゲート回路(4)はNTSC方式と
PAL方式の両方式に共用出来るようにしているので、
その導通開始タイミングがn−240に設定されている
。n=240はNTSC方式の垂直同期信号の到来が通
常n=262.5である為である。ところがそうすると
、PAL方式の垂直同期信号を受信している際、前記垂
直同期信号の到来は通常n=312.5である為、ゲー
ト回路(4)がn=240から開いていると耐ノイズ性
が悪くなるという問題があった。(c) Problems to be solved by the invention By the way, since the gate circuit (4) in FIG. 9 can be used in both the NTSC system and the PAL system,
The conduction start timing is set to n-240. The reason for n=240 is that the vertical synchronization signal of the NTSC system normally arrives at n=262.5. However, when receiving a PAL vertical synchronization signal, the arrival of the vertical synchronization signal is usually n=312.5, so if the gate circuit (4) is opened from n=240, the noise resistance will be reduced. The problem was that it got worse.
すなわち、前記PAL方式の垂直同期信号中にノイズが
混入し、そのノイズが前記垂直同期信号の発生タイミン
グより早い位置に存在したとすると、前記ノイズがゲー
ト回路(4)を通過し、カウンタ(2)を誤動作させて
しまうという問題があった。That is, if noise is mixed into the PAL vertical synchronization signal and the noise is present at a position earlier than the generation timing of the vertical synchronization signal, the noise passes through the gate circuit (4) and the counter (2 ) could malfunction.
(ニ)課題を解決するための手段
本発明は、上述の点に鑑み成きれたもので、入力端子に
印加される垂直同期信号を制御信号に応じて通過させる
ゲート回路と、該ゲート回路を通過する垂直同期信号に
応じた信号でリセットされるとともに水平同期信号周波
数の整数倍の周波数の信号を計数し、前記垂直同期信号
の到来が予想される広い期間に対応する広い幅のゲート
信号及び前記垂直同期信号の到来が予想される狭い期間
に対応する狭い幅のゲート信号を発生するカウンタと、
該カウンタから発生する前記垂直同期信号と等しい周期
を有する分周出力信号と前記ゲート回路からの垂直同期
信号との位相比較を行なう位相比較回路と、該位相比較
回路の出力信号に応じて、前記広い幅及び狭い幅のゲー
ト信号を制御信号として前記ゲート回路に印加するゲー
ト信号選択回路とから成ることを特徴とする。(d) Means for Solving the Problems The present invention has been achieved in view of the above points, and includes a gate circuit that passes a vertical synchronization signal applied to an input terminal in accordance with a control signal, and a A wide gate signal corresponding to a wide period during which the vertical synchronization signal is expected to arrive is reset by a signal corresponding to a passing vertical synchronization signal, and counts signals having a frequency that is an integral multiple of the horizontal synchronization signal frequency. a counter that generates a gate signal with a narrow width corresponding to a narrow period in which the vertical synchronization signal is expected to arrive;
a phase comparison circuit that performs a phase comparison between a frequency-divided output signal having a period equal to the vertical synchronization signal generated from the counter and the vertical synchronization signal from the gate circuit; and a gate signal selection circuit that applies wide-width and narrow-width gate signals as control signals to the gate circuit.
(ネ)作用
本発明に依れば第1及び第2放送方式の垂直同期信号に
対しそれぞれ固有の第1のゲート期間を設け、該第1の
ゲート期間内に前記垂直同期信号が存在すると、第1の
ゲート期間より狭い第2のゲート期間に切換えるように
している。その為、各放送方式の信号中に混入するノイ
ズの影響を大幅に低下させることが出来る。(f) Effect According to the present invention, a unique first gate period is provided for the vertical synchronization signals of the first and second broadcasting systems, and when the vertical synchronization signal exists within the first gate period, The switching is made to a second gate period which is narrower than the first gate period. Therefore, the influence of noise mixed into the signals of each broadcast system can be significantly reduced.
又、本発明に依れば前記第2のゲート期間が設定される
とカウンタを各放送方式の正規の垂直周期で自己リセッ
トさせるようにしているので、前記カウンタから安定し
た周期の垂直駆動パルスを得ることが出来る。Further, according to the present invention, when the second gate period is set, the counter is self-reset at the regular vertical period of each broadcasting system, so that the vertical drive pulse with a stable period is transmitted from the counter. You can get it.
(へ)実施例
第1図は、本発明の一実施例を示す回路図で、(7)は
NTSC方式及びPAL方式の映像信号が印加される入
力端子、(8)は前記入力端子(7)からの映像信号中
の垂直同期信号を分離する同期分離回路、(9)は前記
同期分離回路(8)からの垂直同期信号を制御信号に応
じて通過させるゲート回路、(10)はクロック端子(
11)からの周波数2 rH(fHは水平同期信号周波
数)のクロック信号を計数し、第1乃至第15出力信号
(≠□乃至φIs)を発生するカウンタ、(12)は前
記ゲート回路(9)からの垂直同期信号及び前記カウン
タ(10)から発生する第1、第2、第3及び第5串力
信号φ1,4hφ、及びφ、を複数の制御信号に応じて
切換えて出力する入力選択回路、(13)は前記入力選
択回路(12)の出力信号に応じて所定のパルス幅のす
セットパルスを発生するリセットパルス発生回路、(1
4)は前記カライタ(10)が前記リセットパルスに応
じてリセットされた後、8H(Hは水平同期信号の一周
期)期間’HJレベルの出力信号(垂直駆動パルス)が
発生する出力端子、(15)は前記カウンタ(10)か
らの第6出力信号φ6に応じて動作を開始し、前記リセ
ットパルスと前記カウンタ(10)からの第7出力信号
−7との位相比較を行ない、到来している垂直同期信号
が50Hzであるか60Hzであるかを判別する5 0
/60判別回路、(16〉はカウンタ(10)から発生
する第3.第5、第6.第7及び第14出力信号(φ、
、φ、。(f) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention, in which (7) is an input terminal to which NTSC and PAL video signals are applied, and (8) is the input terminal (7). ), (9) is a gate circuit that passes the vertical synchronization signal from the synchronization separation circuit (8) according to a control signal, and (10) is a clock terminal. (
(12) is the gate circuit (9) that counts the clock signal of frequency 2 rH (fH is the horizontal synchronization signal frequency) from the 11) and generates the first to fifteenth output signals (≠□ to φIs). an input selection circuit that switches and outputs the vertical synchronization signal from the oscilloscope and the first, second, third, and fifth push-in force signals φ1, 4hφ, and φ generated from the counter (10) according to a plurality of control signals; , (13) is a reset pulse generation circuit that generates a set pulse having a predetermined pulse width according to the output signal of the input selection circuit (12);
4) is an output terminal at which an output signal (vertical drive pulse) at the HJ level is generated for a period of 8H (H is one period of the horizontal synchronization signal) after the cariter (10) is reset in response to the reset pulse; 15) starts its operation in response to the sixth output signal φ6 from the counter (10), compares the phase of the reset pulse with the seventh output signal -7 from the counter (10), and compares the phase of the reset pulse with the seventh output signal -7 from the counter (10). Determine whether the vertical synchronization signal is 50Hz or 60Hz5 0
/60 discrimination circuit, (16> is the 3rd, 5th, 6th, 7th and 14th output signals (φ,
,φ,.
φ、、φ?+’16+4)、リセットパルス、50/6
0判別回路(15)の判別出力に応じて、カウンタ(1
0)が外部からの信号に同期しているか否かを検出する
同期検出回路、(17)はカウンタ(10)から発生す
る複数のゲート信号即ち第8乃至第12出力信号(φ、
乃至≠7.)を複数の制御信号に応じて切換出力しゲー
ト回路(9)に印加するゲート信号選択回路、(18)
はカウンタ(10)から発生する第1及び第2出力信号
φ1及び4.を50/60判別回路(15)の判別出力
に応じて切換出力する第1信号選択回路、(19)は前
記第1信号選択回路(18)の出力信号をクロック端子
(11)からのクロック信号に応じて遅延する遅延回路
、(20)はゲート回路(9)の出力信号をカウンタ(
10)からの第13出力信号−81が印加されるまでの
間、保持する保持回路、(21)はリセットパルスと遅
延回路(19)の出力信号又は保持回路(20)の出力
信号とカウンタ(10)から発生する第4出力信号φ4
を選択的に切換えて出力する第2信号選択回路、及び(
22)は前記第2信号選択回路(21)の2つの出力信
号の位相比較を行なう位相比較回路である。φ,,φ? +'16+4), reset pulse, 50/6
The counter (1
0) is synchronized with an external signal. (17) is a synchronization detection circuit that detects whether or not the counter (10) is synchronized with a signal from the outside.
~≠7. ) according to a plurality of control signals and applies the output to the gate circuit (9), (18)
are the first and second output signals φ1 and 4. generated from the counter (10). A first signal selection circuit (19) switches and outputs the output signal of the first signal selection circuit (18) according to the discrimination output of the 50/60 discrimination circuit (15), and a clock signal from the clock terminal (11) The delay circuit (20) delays the output signal of the gate circuit (9) according to the counter (
A holding circuit (21) holds the reset pulse and the output signal of the delay circuit (19) or the output signal of the holding circuit (20) and the counter ( 10) The fourth output signal φ4 generated from
a second signal selection circuit that selectively switches and outputs (
22) is a phase comparison circuit that compares the phases of the two output signals of the second signal selection circuit (21).
尚、カウンタ(10)は、10段のT−FF(T型フリ
ップフロップ回路)とデコーダ回路から構成されており
、クロック端子(11)から印加される2f9のクロッ
ク信号を前記T−FFで分周し、その分周出力をデコー
ドし出力するものである。そして、第1出力信号φ、は
カウンタ(10)の計数開始後、261.5H以降、第
2出力信号φ2は311.5H以降、第3出力信号4.
は296H以降、第4出力信号φ、は2Hから4Hの間
、第5出力信号φ6は356H以降、第6出力信号4.
は224H以降、第7出力信号≠、は288H以降、第
8出力信号φ、は26Q、5Hから264Hの間、第9
出力信号φ、は310.5Hから314Hの間、第10
出力信号φ1.は224Hから296Hの間、第11出
力信号≠、lは268Hから356Hの間、第12出力
信号6゜は224Hから356Hの間、第13出力信号
φl、は8H以降、第14出力信号は1.5H以降、及
び第15出力信号φ、6は8Hから17Hの間、発生す
る信号である。The counter (10) is composed of a 10-stage T-FF (T-type flip-flop circuit) and a decoder circuit, and the T-FF divides the 2f9 clock signal applied from the clock terminal (11). It decodes and outputs the frequency-divided output. Then, the first output signal φ, after 261.5H after the counter (10) starts counting, the second output signal φ2, after 311.5H, the third output signal 4.
is after 296H, the fourth output signal φ, is between 2H and 4H, and the fifth output signal φ6 is after 356H, the sixth output signal 4.
is after 224H, the 7th output signal≠, is after 288H, the 8th output signal φ is 26Q, between 5H and 264H, the 9th output signal is
The output signal φ is the 10th signal between 310.5H and 314H.
Output signal φ1. is between 224H and 296H, the 11th output signal≠, l is between 268H and 356H, the 12th output signal 6° is between 224H and 356H, the 13th output signal φl is after 8H, the 14th output signal is 1 After .5H, the fifteenth output signal φ, 6 is a signal generated between 8H and 17H.
さて、NTSC方式の場合、放送局からの垂直同期信号
の周期は262.5Hであり、又PAL方式の場合は3
12.5Hである。そこで、本発明においてはNTSC
方式の第1の広いゲート期間をその前後にとり224H
から296Hの間とし、第2の狭いゲート期間を260
.5Hから264Hの間と設定している。又、PAL力
式の第1の広いゲート期間をその前後にとり268Hか
ら356Hの間とし、第2の狭いゲート期間を310.
5Hから314Hの間と設定している。Now, in the case of the NTSC system, the period of the vertical synchronization signal from the broadcasting station is 262.5H, and in the case of the PAL system, the period is 3H.
It is 12.5H. Therefore, in the present invention, NTSC
The first wide gate period of the method is taken before and after 224H.
to 296H, and the second narrow gate period is 260H.
.. It is set between 5H and 264H. Further, the first wide gate period of the PAL power type is set before and after that, and is set between 268H and 356H, and the second narrow gate period is set at 310.
It is set between 5H and 314H.
又、NTSC方式とPAL方式との判別の基準となるタ
イミング(判別限界点)を288Hと設定している。Further, the timing (discrimination limit point) serving as a reference for discrimination between the NTSC system and the PAL system is set to 288H.
次に動作を説明する。第1図の回路において無信号時の
場合、入力端子(7〉に映像信号が印加されないので、
カウンタ(10)は外部からの信号によってリセットさ
れず、クロック端子(11)からのクロック信号を順次
計数する。そして、計数が356Hまで進むとカウンタ
(10)から第5出力信号−6が発生し、同期検出回路
(16)に印加される。Next, the operation will be explained. In the circuit shown in Figure 1, when there is no signal, no video signal is applied to the input terminal (7>), so
The counter (10) is not reset by an external signal, but sequentially counts the clock signal from the clock terminal (11). When the count reaches 356H, a fifth output signal -6 is generated from the counter (10) and applied to the synchronization detection circuit (16).
すると、前記同期検出回路(16〉はカウンタ(10)
が同期はずれ状態であることを示すr L 」レベルの
出力信号を発生し、ゲート信号選択回路(17)内の第
1スイツチ(23)を接点す側に切換えるとともに、入
力選択回路(12)内の第2スイツチ(24)を接点a
側に切換える。その為、カウンタ(10)からの第5出
力信号i、が第1オアゲート(25)、第2スイッチ(
24)、第3スイツチ(26)を介してリセットパルス
発生回路(13)に印加され、それに応じたリセットパ
ルスがカウンタ(10)に印加される。Then, the synchronization detection circuit (16) is a counter (10).
It generates an output signal of level "rL" indicating that the gate signal is out of synchronization, switches the first switch (23) in the gate signal selection circuit (17) to the contact side, and switches the first switch (23) in the input selection circuit (12) to the contact side. Connect the second switch (24) to contact a.
switch to the side. Therefore, the fifth output signal i from the counter (10) is transmitted to the first OR gate (25) and the second switch (
24) is applied to the reset pulse generation circuit (13) via the third switch (26), and a corresponding reset pulse is applied to the counter (10).
(尚、第3スイツチ(26)は接点a側に切換わってい
ると仮定する。)前記リセットパルスは、クロック端子
(11)からの2f’Nのクロック信号に応じてそのパ
ルス幅が短い幅(2f、tのクロック信号の一周期分)
に規定されるので、カウンタ(10)は、リセット後、
すぐに計数を再開する。そして、再びカウンタ(10)
から第5出力信号φ、が発生し前述と同様の動作を繰り
返す。(It is assumed that the third switch (26) is switched to the contact a side.) The reset pulse has a short pulse width according to the 2f'N clock signal from the clock terminal (11). (One period of clock signal of 2f, t)
Therefore, after resetting, the counter (10) is
Resume counting immediately. And again the counter (10)
A fifth output signal φ is generated, and the same operation as described above is repeated.
この際、カウンタ(10)は外部からの信号が印加され
ない為、自己リセット動作となっており、出力端子(1
4)には356H周期の垂直駆動パルスが発生している
。本発明においてはカウンタ(10)が296H又は3
56Hの自己リセットとなっている状態を同期はずれと
称する。At this time, since no external signal is applied to the counter (10), the counter (10) is in a self-resetting operation, and the output terminal (10) is self-resetting.
4), a vertical drive pulse with a period of 356H is generated. In the present invention, the counter (10) is 296H or 3
The state in which 56H is self-resetting is called out-of-synchronization.
一方、ゲート信号選択回路(17)内の第1スイツチ(
23)が接点す側に切換わると、カウンタ(10)から
発生する第12出力信号φ1.が前記第1スイツチ(2
3)を介してゲート回路(9)に印加される。その為、
前記ゲート回路(9)は224Hから356Hという広
いゲート期間を有する状態となる。On the other hand, the first switch (
23) switches to the contact side, the twelfth output signal φ1. is the first switch (2
3) to the gate circuit (9). For that reason,
The gate circuit (9) has a wide gate period of 224H to 356H.
この状態で今、NTSC方式又はPAL方式の映像信号
が入力端子(7)に印加されたとすると、前記映像信号
中の垂直同期信号が同期分離回路(8)で分離されゲー
ト回路(9)を通過し入力選択回路(12)に印加され
る。ここで、前記入力選択回路(12)内の第2スイツ
チ(24)は、50/60判別回路(15)からの切換
制御信号に関わらず、同期検出回路(16)からの切換
制御信号に応じて優先的に切換えられるので、図示の状
態(接点a側)が保持されている。その為、ゲート回路
(9〉からの垂直同期信号は、第1オアゲート(25)
及び第3スイツチ(26)を通過しリセットパルス発生
回路(13)に印加される。すると、前記垂直同期信号
に応じたリセットパルスが、リセットパルス発生回路(
13)から50/60判別回路(15)及び同期検出回
路(16)に印加される。In this state, if an NTSC or PAL video signal is applied to the input terminal (7), the vertical synchronization signal in the video signal is separated by the synchronization separation circuit (8) and passes through the gate circuit (9). is applied to the input selection circuit (12). Here, the second switch (24) in the input selection circuit (12) responds to the switching control signal from the synchronization detection circuit (16) regardless of the switching control signal from the 50/60 discrimination circuit (15). The state shown in the figure (contact a side) is maintained because it is switched preferentially. Therefore, the vertical synchronization signal from the gate circuit (9) is sent to the first OR gate (25).
It passes through the third switch (26) and is applied to the reset pulse generation circuit (13). Then, a reset pulse corresponding to the vertical synchronization signal is generated by the reset pulse generation circuit (
13) to the 50/60 discrimination circuit (15) and the synchronization detection circuit (16).
ところで、50/60判別回路(15)はカウンタ(1
0)からの第6出力信号φ、に応じてリセットパルスの
取り込みが可能となり、前記リセットパルスと第7出力
信号−7との位相比較を行ない、その位相比較結果出力
をカウンタで所定値(例えば4回)まで計数した後、判
別出力を発生する構成となっている。又、同期検出回路
(16)は、50/60判別回路(15)から60Hz
であることを示すrH,レベルの出力信号が印加される
と、第6出力信号φ、の到来に応じて、それ以降リセッ
トパルスの取り込みが可能となりリセットパルスを所定
回数、カウンタで計数すると同期状態であることを示す
「H」レベルの出力信号を発生する。又前記リセットパ
ルスが到来しない場合には第3出力信号≠、の到来に応
じて同期はずれであることを示すrL」レベルの出力信
号を発生する。更に前記同期検出回路(16)は、50
/60判別回路(15)から50Hzであることを示す
「L」レベルの出力信号が印加されると、第7出力信号
φ、の到来に応じて、それ以降リセットパルスの取り込
みが可能となり、リセットパルスを所定回数、カウンタ
で計数すると同期状態であることを示すr H。By the way, the 50/60 discrimination circuit (15) has a counter (1
It becomes possible to take in a reset pulse in response to the sixth output signal φ from 0), and the reset pulse is compared in phase with the seventh output signal -7, and the output of the phase comparison result is set to a predetermined value (e.g. After counting up to 4 times), a determination output is generated. In addition, the synchronization detection circuit (16) receives 60Hz from the 50/60 discrimination circuit (15).
When an output signal of level rH, indicating that It generates an "H" level output signal indicating that. If the reset pulse does not arrive, an output signal of rL'' level indicating that the synchronization is out of synchronization is generated in response to the arrival of the third output signal ≠. Furthermore, the synchronization detection circuit (16)
When the "L" level output signal indicating 50Hz is applied from the /60 discrimination circuit (15), in response to the arrival of the seventh output signal φ, it becomes possible to take in the reset pulse from then on, and the reset is performed. When the pulse is counted a predetermined number of times by the counter, rH indicates a synchronized state.
レベルの出力信号を発生する。又、前記リセットパルス
が到来しない場合には第5出力信号4.の到来に応じて
同期はずれであることを示すr L 。Generates a level output signal. Further, when the reset pulse does not arrive, the fifth output signal 4. r L indicating that the synchronization is out of synchronization in response to the arrival of r L .
レベルの出力信号を発生する構成となっている。It is configured to generate a level output signal.
ここで、今NTSC方式の垂直同期信号を受信している
とすると、前記垂直同期信号に応じたリセットパルスと
第7出力信号−1との位相比較が50/60判別回路(
15)で行なわれるが、前記リセットパルスの位相は前
記第7出力信号≠、の位相に比べ早いので、所定回数位
相比較を行なうと50/60判別回路(15)はr H
、レベルの出力信号を発生し、第4及び第5スイツチ(
27)及び(28)を接点a側に切換える。又前記rH
,レベルの出力信号に応じて第6スイツチ(29)は接
点a側に切換えられる。更に、前記50/60判別回路
(15〉のr H、レベルの出力信号に応じて同期検出
回路(16)はリセットパルスの取り込みを行ない、所
定回数計数するとrH,レベルの出力信号を発生し第2
スイツチ(24)が接点す側に切換えられる。Here, if we are currently receiving an NTSC vertical synchronization signal, the phase comparison between the reset pulse corresponding to the vertical synchronization signal and the seventh output signal -1 is determined by the 50/60 discrimination circuit (
15), but since the phase of the reset pulse is earlier than the phase of the seventh output signal≠, when the phase comparison is performed a predetermined number of times, the 50/60 discriminator circuit (15) determines that r H
, the fourth and fifth switches (
27) and (28) are switched to the contact a side. Also, the rH
, the sixth switch (29) is switched to the contact a side according to the output signal of the level. Further, the synchronization detection circuit (16) takes in a reset pulse in accordance with the rH, level output signal of the 50/60 discriminator circuit (15), and when counted a predetermined number of times, generates an rH, level output signal. 2
The switch (24) is switched to the contact side.
リセットパルス発生回路(13)からのリセットパルス
は、第2信号選択回路(21)に印加される。A reset pulse from the reset pulse generation circuit (13) is applied to the second signal selection circuit (21).
又、50/60判別回路(15)の判別出力に応じて第
1信号選択回路(18)は、第1出力信号φ1を選択す
るので、前記第1出力信号φ□が遅延回路(19)で所
定量遅延されて第2信号選択回路(21)に印加される
。(尚、遅延回路(19)の遅延量は、第1出力信号4
.の周期がほぼ262.5Hとなるようにしている。)
そして、前記第1出力信号−8とリセットパルスが位相
比較回路(22)に印加され、位相比較される。ここで
、受信している垂直同期信号の周期が弱電界等の影響で
262.5Hかられずかにずれていたとすると、前記位
相比較回路(22)は位相の不一致を示すrH,レベル
の出力信号を発生する。すると前記rH,レベルの出力
信号に応じて第7スイツチ(30)が接点す側に切換え
られるので、カウンタ(10)から発生する第10出力
信号φ、。が第5スイツチ(28)、第7スイツチ(3
0)、及び第1スイツチ(23)を介してゲート回路(
9)に印加される。Further, the first signal selection circuit (18) selects the first output signal φ1 in accordance with the discrimination output of the 50/60 discrimination circuit (15), so that the first output signal φ□ is detected by the delay circuit (19). The signal is delayed by a predetermined amount and applied to the second signal selection circuit (21). (The delay amount of the delay circuit (19) is the first output signal 4
.. The period is set to approximately 262.5H. )
Then, the first output signal -8 and the reset pulse are applied to a phase comparator circuit (22), and their phases are compared. Here, if the period of the vertical synchronization signal being received is slightly deviated from 262.5H due to the influence of a weak electric field, etc., the phase comparator circuit (22) outputs an output signal of rH and level indicating a phase mismatch. occurs. Then, the seventh switch (30) is switched to the contact side in accordance with the output signal of the rH level, so that the tenth output signal φ, generated from the counter (10). are the fifth switch (28) and the seventh switch (3
0), and the gate circuit (
9).
従って、ゲート回路(9)のゲート開成期間を224H
から296Hまでの間というNTSC方式の垂直同期信
号に対して適切な値にすることが出来る。Therefore, the gate opening period of the gate circuit (9) is set to 224H.
It is possible to set an appropriate value for the vertical synchronization signal of the NTSC system, which is between 296H and 296H.
又、前記位相比較回路(22)のr H、レベルの出力
信号に応じて第3スイツチ(26)は接点a側の状態を
保持するので、第2スイツチ(24)の状態に関わらず
、ゲート回路(9)を通過した垂直同期信号がリセット
パルス発生回路(13)に印加される。そして、それに
同期したリセットパルスに応じてカウンタ(10)がリ
セットされるので、カランタフ10)は外部からの垂直
同期信号に同期する様になり、それに同期した垂直駆動
パルスが出力端子(14)に得られる。Furthermore, since the third switch (26) maintains the state of the contact a side according to the rH level output signal of the phase comparator circuit (22), the gate is closed regardless of the state of the second switch (24). The vertical synchronization signal passed through the circuit (9) is applied to the reset pulse generation circuit (13). Then, the counter (10) is reset in accordance with the reset pulse synchronized with it, so the carantuff 10) becomes synchronized with the vertical synchronization signal from the outside, and the vertical drive pulse synchronized with it is sent to the output terminal (14). can get.
次に受信している垂直同期信号が正確に262.5H周
期であったとすると、位相比較回路(22)は位相の一
致を示す「L」レベルの出力信号を発生する。すると、
前記r L 」レベルの出力信号に応じて第7スイツチ
(30)が接点a側に切換えられるので、今度はカウン
タ(10)から発生する第8出力信号4.がゲート回路
(9)に印加諮れる。If the next received vertical synchronization signal has a period of exactly 262.5H, the phase comparator circuit (22) generates an "L" level output signal indicating phase matching. Then,
Since the seventh switch (30) is switched to the contact a side in response to the output signal of the r L '' level, the eighth output signal 4. is generated from the counter (10). is applied to the gate circuit (9).
従って、ゲート回路(9)のゲート開成期間を260.
5Hから264Hの間という非常に狭いものにすること
が出来、耐ノイズ性を大幅に向上き・せることが出来る
。Therefore, the gate opening period of the gate circuit (9) is set to 260.
It can be made very narrow between 5H and 264H, and the noise resistance can be greatly improved.
一方、位相比較回路(22)のrL」レベルの出力信号
に応じて第3スイツチ(26)は接点す側に切換えられ
る。その為、第1出力信号φ1が第6スイツチ(29)
及び第3スイツチ(26)を介してリセットパルス発生
回路(13)に印加される。すると、リセットパルス発
生回路(13)の出力端にはクロックパルスに同期し、
262.5Hで立下るリセットパルスが発生し、カウン
タ(10)をリセットする。On the other hand, the third switch (26) is switched to the contacting side in response to the rL'' level output signal of the phase comparison circuit (22). Therefore, the first output signal φ1 is sent to the sixth switch (29).
and is applied to the reset pulse generation circuit (13) via the third switch (26). Then, the output terminal of the reset pulse generation circuit (13) is synchronized with the clock pulse,
A reset pulse that falls at 262.5H is generated to reset the counter (10).
そして、リセット解除後、計数が進むと再び第1出力信
号φ、が発生し、同様の動作を繰り返す。Then, after the reset is released and the count progresses, the first output signal φ is generated again, and the same operation is repeated.
従って、カウンタ(10)は外部からの垂直同期信号に
関係なく、カウンタ(10)自身で262.5Hで自己
リセット動作を行なう。その為、カウンタ(10)の出
力端子(14〉には262.5H周期の垂直駆動パルス
が発生する。Therefore, the counter (10) performs a self-resetting operation at 262.5H by itself, regardless of the external vertical synchronization signal. Therefore, a vertical drive pulse with a period of 262.5H is generated at the output terminal (14>) of the counter (10).
この状態においてはチャンネル等が切換えられて外部か
らの垂直同期信号が変動したとしても、それにカウンタ
(10)が同期することが出来ない。In this state, even if the external vertical synchronizing signal fluctuates due to channel switching, the counter (10) cannot synchronize with it.
そこで、本発明においてはこの状態においても外部から
到来する垂直同期信号の周期の変動を位相比較回路(2
2)で観測している。Therefore, in the present invention, even in this state, the phase comparison circuit (2
2) is observed.
その動作について説明する。位相比較回路(22)がr
L 、レベルの出力信号を発生すると、それに応じて
第2信号選択回路(21)は、保持回路り20〉の出力
信号とカウンタ(10)から発生する第4出力信号φ4
とを選択するようになり、両信号が位相比較回路(22
)で位相比較される。ここで、位相比較回路(22)の
出力信号がr L 」レベルであると、カウンタ(10
)は上述の状態を維持する。又、前記出力信号が「H」
レベルに反転すると、それに応じて第3スイツチ(26
)が接点a側に切換わるので、カウンタ(10)の自己
リセット動作は停止し、カウンタ(10)は再び外部か
らの垂直同期信号に同期する。又、前記rH,レベルの
出力信号に応じて、第1スイツチ(23)が接点す側に
切換わるので、ゲート回路(9)のゲート期間は再び2
24Hから296Hの間となる。Its operation will be explained. The phase comparator circuit (22)
When an output signal of level L is generated, the second signal selection circuit (21) accordingly selects the output signal of the holding circuit 20> and the fourth output signal φ4 generated from the counter (10).
and both signals are passed through the phase comparator circuit (22
), the phase is compared. Here, when the output signal of the phase comparator circuit (22) is at the r L '' level, the counter (10
) maintains the above state. Also, the output signal is “H”
When flipped to the level, the third switch (26
) is switched to the contact a side, the self-resetting operation of the counter (10) is stopped, and the counter (10) is again synchronized with the external vertical synchronization signal. In addition, the first switch (23) is switched to the contact side in accordance with the rH, level output signal, so the gate period of the gate circuit (9) becomes 2 again.
It will be between 24H and 296H.
つまり、本発明においては第1のゲート期間(224H
〜296H)内で垂直同期信号がほぼ262.5H周期
で到来していることを確認すると、ゲート期間を第2の
ゲート期間(260,5H〜264H)に切換え、カウ
ンタ(10)を262.5H周期で自己リセットさせて
いる。そうすることによって、カウンタ(10)の耐ノ
イズ性の向上を計るとともに、到来する垂直同期信号の
瞬時的な欠落に対する安定度を増している。That is, in the present invention, the first gate period (224H
When it is confirmed that the vertical synchronization signal arrives at approximately 262.5H period within 296H), the gate period is switched to the second gate period (260,5H to 264H), and the counter (10) is set to 262.5H. It resets itself periodically. By doing so, the noise resistance of the counter (10) is improved, and the stability against instantaneous loss of the incoming vertical synchronization signal is increased.
きて、前述の説明はNTSC方式についてであったがP
AL方式の場合もカウンタ(10)の出力信号の値が異
なるだけで基本的に同一である。例えば、50/60判
別回路(15)から50Hzであることを示す「L」レ
ベルの出力信号が発生すると、第4及び第5スイツチ(
27)及び(28)は接点す側に切換わるので、ゲート
回路(9〉のゲート期間はカウンタ(10)から発生す
る第9及び第11出力信号φ、及びφ、Iの値に応じた
ものとなる。又、50/60判別回路(15)の出力信
号に応じて第1信号選択回路(18)は、カウンタ(1
0)から発生する第2出力信号≠、を選択するようにな
る。そして、前記第2出力信号φ、かりセットパルス発
生回路(13)に印加される状態ではカウンタ(10)
はPAL方式の周期である312.5H周期で自己リセ
ットする。The above explanation was about the NTSC system, but P
In the case of the AL method, they are basically the same except for the value of the output signal of the counter (10). For example, when an "L" level output signal indicating 50Hz is generated from the 50/60 discrimination circuit (15), the fourth and fifth switches (
27) and (28) are switched to the contact side, so the gate period of the gate circuit (9>) corresponds to the values of the 9th and 11th output signals φ and φ, I generated from the counter (10). In addition, the first signal selection circuit (18) selects the counter (1) according to the output signal of the 50/60 discrimination circuit (15).
The second output signal generated from 0) is selected. When the second output signal φ is applied to the count set pulse generation circuit (13), the counter (10)
is self-reset at a period of 312.5H, which is the period of the PAL system.
次にNTSC方式の放送からPAL方式の放送を受信す
るように切換えた場合について説明する。切換えた直後
のゲート回路(9)のゲート期間は、NTSC方式に対
応しているものであるので、PAL方式の垂直同期信号
はゲート回路(9)を通過出来ない。その為、カウンタ
(10)から発生する第3出力信号φ、に応じてカウン
タ(10)は自己リセット状態となる。そして、前記第
3出力信号≠、が同期検出回M (16)に印加跡れる
と、それに応じて同期はずれを示すr L 、レベルの
出力信号が発生し、第1スイツチ(23)を接点す側に
切換える。その為、カウンタ(10)から発生する第1
2− 出力信号−1,がゲート回路(9)に印加される
。Next, a case will be described in which the reception is switched from NTSC broadcasting to PAL broadcasting. Since the gate period of the gate circuit (9) immediately after switching corresponds to the NTSC system, the vertical synchronization signal of the PAL system cannot pass through the gate circuit (9). Therefore, the counter (10) enters a self-resetting state in response to the third output signal φ generated from the counter (10). Then, when the third output signal ≠ is applied to the synchronization detection circuit M (16), an output signal of level r L indicating out of synchronization is generated, and the first switch (23) is brought into contact. switch to the side. Therefore, the first
2- Output signal -1, is applied to the gate circuit (9).
従って、PAL方式の垂直同期信号をすぐに通過させる
ようになり、カウンタ(10)はそれに同期した垂直駆
動パルスを出力端子(14〉に発生させる。Therefore, the vertical synchronizing signal of the PAL system is immediately passed through, and the counter (10) generates a vertical drive pulse synchronized with it at the output terminal (14>).
次に第1図の具体回路例について説明する。第2図は第
1図の入力選択回路(12)及びリセット、パルス発生
回路(13)の具体回路例を示す回路図で、D−FF(
D型フリップフロップ回路) (31)がリセットパル
ス発生回路を示している。尚、第1図の具体回路例を説
明するのに際し、第1図と同一の回路素子については同
一の符号を付している。Next, the specific circuit example shown in FIG. 1 will be explained. FIG. 2 is a circuit diagram showing a specific circuit example of the input selection circuit (12) and reset/pulse generation circuit (13) in FIG.
D-type flip-flop circuit) (31) indicates a reset pulse generation circuit. Incidentally, when explaining the specific circuit example of FIG. 1, the same reference numerals are given to the same circuit elements as in FIG. 1.
第3図において、ゲート回路(9)の出力がrH。In FIG. 3, the output of the gate circuit (9) is rH.
レベルとなるとR8−FFCR8型フリップフロップ回
路) (32)がセットされ、そのQ出力がr H、と
なる。ここで、位相比較回路(22)の端子(33)が
rH」レベルであれば、アンドゲート(34)の出力は
r H、レベルとなり、オアゲート(35)を介してD
−FF(31)のD入力に印加される。D−FF(31
)のC端子にはクロック端子(11)からのクロック信
号が印加されており、前記クロック信号の立ち下がりに
応じてそのQ出力がr H、レベルとなり、RS −F
F (32)をリセットし、次のクロック信号の立ち
下がりに応じてそのQ出力がrL」レベルとなる。従っ
て、出力端子(36)には一定幅のリセットパルスが得
られる。When the level is reached, the R8-FFCR8 type flip-flop circuit (32) is set, and its Q output becomes rH. Here, if the terminal (33) of the phase comparator (22) is at the rH level, the output of the AND gate (34) is at the rH level, and is passed through the OR gate (35) to the D
- Applied to the D input of FF (31). D-FF (31
) is applied with a clock signal from a clock terminal (11), and in response to the fall of the clock signal, its Q output becomes rH, level, and RS -F
F (32) is reset, and its Q output becomes rL'' level in response to the falling edge of the next clock signal. Therefore, a reset pulse with a constant width is obtained at the output terminal (36).
又、RS −F F(32)がリセット状態のままで、
端子(33)がr H、レベル、同期検出回路(16)
の端子(37)がrH,レベルを発生していたとする。Also, if RS-FF (32) remains in the reset state,
Terminal (33) is rH, level, synchronization detection circuit (16)
Suppose that the terminal (37) of is generating the rH level.
この状態で、50/60判別回路(15)の端子(38
)が「H」レベルを発生していたとすれば、端子(39
)からの第3出力信号φ、(所定パルス幅である。)が
アンドゲート(40)及びオアゲート(35)を介して
D−FF(31)に印加される。又、その状態で端子(
38)がr L 、レベルであるとすると、アンドゲー
ト(40) 、 (41) 、 <42)は全て閉成し
、端子(43)からの第5出力信号φ、がオアゲート(
35)を介してD−F F (31)に印加される。In this state, the terminal (38) of the 50/60 discrimination circuit (15)
) is generating the “H” level, the terminal (39
) is applied to the D-FF (31) via the AND gate (40) and the OR gate (35). Also, in that state, connect the terminal (
38) is at the level r L , the AND gates (40), (41), <42) are all closed, and the fifth output signal φ from the terminal (43) becomes the OR gate (
35) to D-F F (31).
又、R8−FF(32)がリセット状態のままで端子(
33)が「L」レベルであったとする。この状態で端子
(38)が1H」レベルであると、端子(44)からの
第1出力信号φ、がアンドゲート(42)及び才アゲー
ト(35)を介してD−FF(31)に印加される。又
、その状態で逆に端子(38)が「Lヨレベルであると
、端子(45)からの第2出力信号i、がアンドゲート
(41)及びオアゲート(35)を介してD−FF(3
1)に印加諮れる。Also, R8-FF (32) remains in the reset state and the terminal (
33) is at the "L" level. In this state, when the terminal (38) is at the 1H level, the first output signal φ from the terminal (44) is applied to the D-FF (31) via the AND gate (42) and the gate (35). be done. In this state, if the terminal (38) is at the "L" level, the second output signal i from the terminal (45) will be sent to the D-FF (3) via the AND gate (41) and the OR gate (35).
1) can be applied.
従って、出力端子(36)には第1乃至第3出力信号φ
1乃至φ、及び第5出力信号φ6に応じたリセットパル
スが発生する。Therefore, the output terminal (36) has the first to third output signals φ.
1 to φ and a reset pulse corresponding to the fifth output signal φ6 is generated.
第3図は、第1図の50/60判別回路(15)の具体
回路例を示す回路図である。今、NTSC方式の垂直同
期信号を受信しているとすると、端子(46)からの第
6出力信号φ、に応じて第1R8−FF(47)がセッ
トされ、そのQ出力が1H」レベルとなり、第1アンド
ゲート(48>が開成する。その為、リセットパルス発
生回路(13)からのリセットパルスが第1アントゲ−
)(48>を通過し、T−F F (49)及び(50
)からなる第1カウンタ(旦)に印加詐れる。そして、
前記リセットパルスが4個計数されると、第2アンドゲ
ート(52)の出力がrH」レベルとなり、第2R8−
FF(53)をセットする。従って、出力端子(54)
が’HJレベルとなり、NTSC方式を受信しているこ
とが判別される。FIG. 3 is a circuit diagram showing a specific circuit example of the 50/60 discrimination circuit (15) of FIG. 1. Assuming that an NTSC vertical synchronization signal is being received now, the first R8-FF (47) is set in response to the sixth output signal φ from the terminal (46), and its Q output becomes 1H'' level. , the first AND gate (48> is opened. Therefore, the reset pulse from the reset pulse generation circuit (13) is applied to the first AND gate (48).
)(48>, T-F F (49) and (50
) is incorrectly applied to the first counter (dan). and,
When four reset pulses are counted, the output of the second AND gate (52) becomes rH'' level, and the second R8-
Set FF (53). Therefore, the output terminal (54)
becomes the 'HJ level, and it is determined that the NTSC system is being received.
又、PAL方式の垂直同期信号を受信しているとすると
、第1R3−FF(47)がセット状態にある時にはリ
セットパルスが印加されないので、第1アンドゲート(
48)の出力はr L 、レベルを保つ。そして、第7
出力信号≠、が印加されると第1R3−FF(47)が
リセットされそのG出力がrH,レベルとなり第3アン
ドゲート(55)が開成する。その為、リセットパルス
は第3アンドゲート(55)を通過し、T−FF(56
)及び(57)からなる第2カウンタ(嬰)に印加され
る。そして、前述の場合と同様に第4アンドゲート(5
9)の出力がrH,レベルとなり第2R5−FF(53
)をリセットし、出力端子(54)を「L」レベルに反
転させる。Also, if a PAL vertical synchronization signal is being received, the reset pulse is not applied when the first R3-FF (47) is in the set state, so the first AND gate (
The output of 48) maintains the level r L . And the seventh
When the output signal ≠ is applied, the first R3-FF (47) is reset, its G output becomes rH level, and the third AND gate (55) is opened. Therefore, the reset pulse passes through the third AND gate (55) and the T-FF (56
) and (57). Then, as in the previous case, the fourth AND gate (5
9) becomes rH, level and the second R5-FF (53
), and the output terminal (54) is inverted to "L" level.
第4図は、第1図の同期検出回路(16)を示す回路図
である。今、NTSC方式の正規の垂直同期信号を受信
しているとすると、50/60判別口路(15)の出力
信号が1H」レベルとなるので、第1及び第3アンドゲ
ート(60)及び(61)が開成状態、第2及び第4ア
ンドゲート(62)及び(63)が閉成状態となり端子
(64)からの第6出力信号φ、に応じて第1アンドゲ
ート(60)の出力が「H,レベルとなりオアゲート(
65)を介して第1R3−FF(66)に印加される。FIG. 4 is a circuit diagram showing the synchronization detection circuit (16) of FIG. 1. If we are currently receiving a regular vertical synchronization signal of the NTSC system, the output signal of the 50/60 discrimination port (15) will be at the 1H level, so the first and third AND gates (60) and ( 61) is in the open state, the second and fourth AND gates (62) and (63) are in the closed state, and the output of the first AND gate (60) is in response to the sixth output signal φ from the terminal (64). “H, level and or gate (
65) to the first R3-FF (66).
すると、該第1R3−FF(66)のQ出力が1H」レ
ベルとなり、リセットパルス発生回路(13)からのリ
セットパルスがT−FF(67)及び(68)から成る
4進カウンタ(要)に印加される。そして、前記リセッ
トパルスが4個計数されるとアンドゲート(70)の出
力がrH」レベルとなり第2R3−FF(71)をセッ
トし、そのQ出力をrH,レベルとする。尚、第1R5
−FF(66)は第3アンドゲート(61)が開成状態
であるので第7出力信号φ、又は第14出力信号φ14
に応じてリセットされる。従って、アンドゲート(72
)は224Hから288Hの間、又は224H〜1.5
Hの間リセットパルスを通過させることが出来る。Then, the Q output of the first R3-FF (66) becomes 1H'' level, and the reset pulse from the reset pulse generation circuit (13) is sent to the quaternary counter (required) consisting of T-FF (67) and (68). applied. When four reset pulses are counted, the output of the AND gate (70) becomes rH" level, and the second R3-FF (71) is set, and its Q output is set to rH, level. In addition, 1st R5
-FF (66) is the seventh output signal φ or the 14th output signal φ14 because the third AND gate (61) is open.
will be reset accordingly. Therefore, the AND gate (72
) is between 224H and 288H, or between 224H and 1.5
A reset pulse can be passed during H.
この状態で垂直同期信号の欠落が生じたとすると、端子
(73)からの第3出力信号φ8がアンドゲート(74
)に印加される。アンドゲート(ハ)の他の2人力は共
にr H、レベルとなっているので、前記第3出力信号
φ、は、オアゲート(75)を通過し、4進カウンタ(
鯵)及び第2R3−FF(71)をリセットする。その
為、第2R8−FF(71)のQ出力はすぐに反転しr
L 、レベルとなる。If the vertical synchronization signal is lost in this state, the third output signal φ8 from the terminal (73) will be
) is applied to Since the other two inputs of the AND gate (c) are both at the rH level, the third output signal φ passes through the OR gate (75) and is output to the quaternary counter (
2) and the second R3-FF (71) are reset. Therefore, the Q output of the second R8-FF (71) is immediately reversed.
L, level.
次にPAL方式の正規の垂直同期信号を受信していたと
すると、50/60判別回路(15)の出力がr L
、レベルとなるので第1及び第3アンドゲート(60)
及び(61)が開成状態となり、第2及び第4アンドゲ
ート(62)及び(63)が開成状態となる。その為、
端子(76)からの第7出力信号≠、に応じて第1R3
−FF(66)がセットされ、そのQ出力が1H」レベ
ルとなる。従って、リセットパルスがアントゲ−1−(
72)を通過する様になり前述と同様の動作で第2R3
−FF(71)のQ出力が「H」レベルとなる。Next, if a regular PAL vertical synchronization signal is received, the output of the 50/60 discrimination circuit (15) is r L
, the level, so the first and third AND gates (60)
and (61) are in an open state, and the second and fourth AND gates (62) and (63) are in an open state. For that reason,
7th output signal from terminal (76) ≠, 1st R3
-FF (66) is set, and its Q output becomes 1H'' level. Therefore, the reset pulse is
72), and in the same manner as above, the 2nd R3
-Q output of FF (71) becomes "H" level.
尚、第1R5−FF(66)は第3アンドゲート(61
)が閉成状態であるので、第5出力信号≠、又は第14
出力信号d 14に応じてリセットされる。Note that the first R5-FF (66) is the third AND gate (61
) is in the closed state, so the fifth output signal≠ or the fourteenth output signal
It is reset in response to the output signal d14.
従って、アンドゲート(72)は288Hから356H
の間、又は288Hから1.5Hの間リセットパルスを
通過させることが出来る。Therefore, the AND gate (72) is from 288H to 356H.
The reset pulse can be passed between 288H and 1.5H.
この状態で、垂直同期信号の欠落が生じたとすると、端
子(77)からの第5出力信号φ、がオアゲート(75
)を介して4進カウンタ(並)及び第2R8−FF(7
1)に印加されその各々をリセットする。その為、第2
R3−FF(71)のQ出力は、すぐにrL」レベルに
反転する。尚、アンドゲート(74)には50/60判
別回路(15)のrL」レベルの出力信号が印加されて
いるので、その出力はr L 、レベルとなっている。In this state, if the vertical synchronization signal is missing, the fifth output signal φ from the terminal (77) will be changed to the OR gate (75
) through the quaternary counter (normal) and the second R8-FF (7
1) to reset each of them. Therefore, the second
The Q output of R3-FF (71) is immediately inverted to rL'' level. Note that since the output signal of the 50/60 discrimination circuit (15) at the rL level is applied to the AND gate (74), its output is at the rL level.
第5図は、第1図のゲート信号選択回路(17)の具体
回路例を示す回路図である。今、同期検出回路(16)
ノ端子(78)カrH」レベル、50/60判別回路(
15)の端子(79)がr H、レベルであるとする。FIG. 5 is a circuit diagram showing a specific circuit example of the gate signal selection circuit (17) of FIG. 1. Now, the synchronization detection circuit (16)
Terminal (78) "RH" level, 50/60 discrimination circuit (
Assume that the terminal (79) of 15) is at rH level.
この状態で、位相比較回路(22)の端子(80)がr
H,レベルであると、端子(81)からの第10出力信
号φ111がアンドゲート(82〉、ノアゲート(83
)及びアンドゲート(84)を介してゲート回路(9)
に印加芒れる。又、その状態で端子(80)がr L
、レベルであると端子(85)からの第8出力信号−1
がアンドゲート(86〉を介して同様にゲート回路(9
)に印加される。In this state, the terminal (80) of the phase comparison circuit (22) is
When the level is H, the 10th output signal φ111 from the terminal (81) is connected to the AND gate (82) and the NOR gate (83).
) and gate circuit (9) via AND gate (84)
It can be applied to the awn. Also, in that state, the terminal (80) is r L
, the eighth output signal from the terminal (85) is -1.
is similarly connected to the gate circuit (9) via the AND gate (86).
) is applied to
又、端子(78)がr H、レベル、端子(79)が「
L」レベルで端子(80)が「H」レベルであるとする
と、端子(87)からの第11出力信号φIIがアンド
ゲート(88)を介して同様にゲート回路(9)に印加
される。又、その状態で端子(80)がr L 、レベ
ルであるとすると、端子(89)からの第9出力信号≠
、がアンドゲート(90)を介して同様にゲート回路(
9)に印加される。Also, the terminal (78) is rH, level, and the terminal (79) is "
If the terminal (80) is at the "L" level and the terminal (80) is at the "H" level, the eleventh output signal φII from the terminal (87) is similarly applied to the gate circuit (9) via the AND gate (88). In addition, if the terminal (80) is at the r L level in that state, the ninth output signal from the terminal (89)≠
, is similarly connected to the gate circuit (
9).
更に端子(78)が「L、レベルになるとアンドゲート
(84)は閉成し、端子(91)からの第12出力信号
φ1□がアンドゲート(92)を介してゲート回路(9
)に印加される。Furthermore, when the terminal (78) becomes "L" level, the AND gate (84) is closed, and the 12th output signal φ1□ from the terminal (91) is sent to the gate circuit (9) via the AND gate (92).
) is applied to
第5図は、第1図の第1信号選択回路(18)及び遅延
回路(19)の具体回路例を示す回路図でD−FF(9
3)が遅延回路(19)を示している。50/60判別
回路(15)の判別端子(94)がrH」レベルである
と、端子(95)からの第1出力信号φ1がアンドゲー
ト(96〉及びオアゲート(97)を通過してD−FF
(93)のD入力に印加される。又、逆に判別端子(9
4)がr L 、レベルであると端子(98)からの第
2出力信号φ、がアンドゲート(99)及びオアゲート
(97)を介してD−FF(93)のD入力に印加され
る。そして、D −F F(93)はクロック端子(1
1)からのクロック信号に応じてD入力を0.5H遅延
させる。FIG. 5 is a circuit diagram showing a specific circuit example of the first signal selection circuit (18) and delay circuit (19) in FIG.
3) shows the delay circuit (19). When the discrimination terminal (94) of the 50/60 discrimination circuit (15) is at the rH" level, the first output signal φ1 from the terminal (95) passes through the AND gate (96> and the OR gate (97) and becomes D-. FF
(93) is applied to the D input. Also, conversely, the discrimination terminal (9
4) is at the level r L , the second output signal φ from the terminal (98) is applied to the D input of the D-FF (93) via the AND gate (99) and the OR gate (97). And D-F F (93) is a clock terminal (1
The D input is delayed by 0.5H according to the clock signal from 1).
第7図は第1図の保持回路(20)−1第2信号選択回
路(21〉、及び位相比較回路(22)の具体回路例を
示す回路図で、第1R3−FF(100)は保持回路(
20)を示し、第1乃至第4アンドゲート(101)乃
至(104)、オアゲート(105)及びノアゲート(
106)は第2信号選択回路(21)を示し、D −F
F (107)、第5及び第6アンドゲート(108
)及び(109)、第1及び第2カウンタ(110)及
び(111)及び第2R3−F F (112)は位相
比較回路(22)を示している。今、第2 RS −F
F(112)の出力端子(113)がr H、レベル
であると、第1及び第3アンドゲート(101)及び(
103)が開成する。すると、遅延回路(19)の出力
信号が第1アンドゲート(101)及びノアゲート(1
06)を介してD −F F (107)のD入力に印
加される。又、リセットパルス発生回路(13)からの
リセットパルスが第3アンドゲート(103)及びノア
ゲート(106)を介してD −F F (107)の
C入力に印加され、両信号の位相比較が行なわれる。又
、逆に出力端子(113)がr L 、レベルであると
、第2及び第4アンドゲート(102)及び(104)
が開成する。すると、ゲート回路(9〉に応じてリセッ
トされた第1 RS −F F(100)のQ出力が第
2アンドゲート(102)及びオアゲート(105)を
介してD−FF (107)のD入力に印加される。又
、端子(114)からの第4出力信号−4が第4アンド
ゲート(104)及びノアゲート(106)を介してD
−F F (to7)のC入力に印加され両信号の位
相比較が行なわれる。第8図は位相比較動作の一例を示
す波形図である。FIG. 7 is a circuit diagram showing a specific circuit example of the holding circuit (20)-1 second signal selection circuit (21) and phase comparator circuit (22) in FIG. circuit(
20), the first to fourth AND gates (101) to (104), the OR gate (105) and the NOAH gate (
106) indicates the second signal selection circuit (21), D -F
F (107), 5th and 6th AND gate (108
) and (109), the first and second counters (110) and (111), and the second R3-FF (112) indicate a phase comparison circuit (22). Now, 2nd RS-F
When the output terminal (113) of F (112) is at rH level, the first and third AND gates (101) and (
103) is developed. Then, the output signal of the delay circuit (19) is transmitted to the first AND gate (101) and the NOR gate (1
06) to the D input of D −F F (107). Further, the reset pulse from the reset pulse generation circuit (13) is applied to the C input of D-FF (107) via the third AND gate (103) and NOR gate (106), and the phases of both signals are compared. It will be done. Conversely, when the output terminal (113) is at the r L level, the second and fourth AND gates (102) and (104)
will be developed. Then, the Q output of the first RS-FF (100) reset according to the gate circuit (9>) becomes the D input of the D-FF (107) via the second AND gate (102) and the OR gate (105). Also, the fourth output signal -4 from the terminal (114) is applied to D via the fourth AND gate (104) and NOR gate (106).
-F F (to7) is applied to the C input, and the phases of both signals are compared. FIG. 8 is a waveform diagram showing an example of the phase comparison operation.
例えば、出力端子(113)がr H、レベルであった
とする。この状態で、クロック信号の位相が第8図(イ
)の場合に第1図のゲート回路(9)から第8図(ロ)
の如き垂直同期信号が発生し、リセットパルス発生回路
(13)に印加されているとすると、前記リセットパル
ス発生回路り13)の出力端には第8図(ハ)の如きリ
セットパルスが発生する。そして前記リセットパルスは
第3アンドゲート(103)及びノアゲート(106)
を介して第8図(ニ)の如くなりD−F F (107
)のC入力に印加される。一方、第1図のカウンタ(1
0)から第8図(ホ)の如き第1出力信号φ1が発生し
たとすると、前記第1出力信号φ、は遅延回路り19)
で0.5H遅延されて第8図(へ)の如くなり第1アン
ドゲート(101)及びオアゲート(105)を介して
D −F F (107)のD入力に印加される。D
−F F (107)は立ち下がり動作であるので、タ
イミング1.でそのQ出力がrH,レベルとなり、位相
一致状態であることが解かる。そして、前記Q出力に応
じて第5アンドゲート(108)が開成すると、端子(
115)からの第15出力信号φ1.がそれを通過し、
第1カウンタ(110)に印加される。そして、前記第
15出力信号φ1.が4回計数されると、第1カウン、
り(110)は第2R3−F F (112)をセット
し、そのQ出力をr L 、レベルにする。又、D−F
F(107)において2つの信号の位相が一致しなかっ
た場合には逆に第6アンドゲート(109)が開成し、
第2カウンタ(111)で計数が行なわれ、第2 RS
−F F (112)がリセットきれそのQ出力をr
H、レベルにする。For example, assume that the output terminal (113) is at rH level. In this state, if the phase of the clock signal is as shown in FIG. 8 (a), the gate circuit (9) in FIG.
If a vertical synchronizing signal as shown in FIG. 8(c) is generated and applied to the reset pulse generating circuit (13), a reset pulse as shown in FIG. . And the reset pulse is a third AND gate (103) and a NOR gate (106).
D-F F (107
) is applied to the C input of On the other hand, the counter (1
0) to a first output signal φ1 as shown in FIG.
The signal is delayed by 0.5H and applied to the D input of D-FF (107) via the first AND gate (101) and OR gate (105) as shown in FIG. D
-F F (107) is a falling operation, so timing 1. It can be seen that the Q output becomes rH level, indicating that the phases match. Then, when the fifth AND gate (108) is opened according to the Q output, the terminal (
115) from the 15th output signal φ1. passes through it,
applied to the first counter (110). Then, the fifteenth output signal φ1. When is counted four times, the first count,
(110) sets the second R3-F F (112) and brings its Q output to the level r L . Also, D-F
If the phases of the two signals do not match in F (107), the sixth AND gate (109) opens,
Counting is performed by the second counter (111), and the second RS
-F F (112) is reset and its Q output is r
Set to H level.
尚、第1図の説明においてはNTSC方式とPAL方式
との場合について説明したが、本発明はこれに限定され
るものではなく、垂直周期の異なる放送方式(例えばN
TSC方式とSECAM方式)であればどのようなもの
にも適用可能である。In the explanation of FIG. 1, the case of the NTSC system and the PAL system was explained, but the present invention is not limited to this, and the present invention is not limited to this.
It is applicable to any system (TSC system and SECAM system).
(ト)発明の効果
以上述べた如く本発明に依れば垂直周期の異なる第1及
び第2放送方式の垂直同期信号に対し固有のウィンドー
(ゲート期間)を設けることが出来るので外来ノイズに
よる影響を受けずに異なる放送方式に応じた垂直駆動パ
ルスを発生させることが出来る。(G) Effects of the Invention As described above, according to the present invention, it is possible to provide a unique window (gate period) for the vertical synchronization signals of the first and second broadcasting systems with different vertical periods, so that the influence of external noise It is possible to generate vertical drive pulses in accordance with different broadcasting systems without being affected by the noise.
特に本発明に依れば、各放送方式の垂直同期信号に対し
て2つのウィンドーを設け、第1の広目のウィンドー内
に垂直同期信号が存在することを確認すると、第2の狭
いウィンドーに切換えている。そして、狭いウィンドー
が施されている場合にも外部から到来する垂直同期信号
の周期を観測しており周期の変動があればカウンタを外
部からの垂直同期信号に同期させているので、安定に垂
直駆動パルスを得ることが出来る。In particular, according to the present invention, two windows are provided for the vertical synchronization signal of each broadcasting system, and when it is confirmed that the vertical synchronization signal exists in the first wide window, the vertical synchronization signal is displayed in the second narrow window. Switching. Even when a narrow window is applied, the period of the vertical synchronization signal arriving from the outside is observed, and if there is a fluctuation in the period, the counter is synchronized with the external vertical synchronization signal, so the vertical synchronization signal is stable. Drive pulses can be obtained.
第1図は、本発明の一実施例を示す回路図、第2図、第
3図、第4図、第5図、第6図及び第7図は第1図の具
体回路例を示す回路図、第8図は第7図の説明に供する
為の波形図、及び第9図は従来のテレビ放送方式の自動
判別装置のゲート回路を示す回路図である。
(9)・・・ゲート回路、 (10)・・・カウンタ、
(11)・・・クロック端子、 (12)・・・入力
選択回路、 (13)・・・リセットパルス発生回路、
(14)・・・出力端子、(15)・・・50/60
判別回路、 (16)・・・同期検出回路、 (17)
・・・ゲート信号選択回路、 (18)・・・第1信号
選択回路、 (19)・・・遅延回路、 (20)・・
・保持回路、 (21)・・・第2信号選択回路、 (
22)・・・位相比較回路。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIGS. 2, 3, 4, 5, 6, and 7 are circuit diagrams showing specific circuit examples of FIG. 1. 8 is a waveform diagram for explaining FIG. 7, and FIG. 9 is a circuit diagram showing a gate circuit of a conventional automatic discrimination device for television broadcasting. (9)...Gate circuit, (10)...Counter,
(11)...Clock terminal, (12)...Input selection circuit, (13)...Reset pulse generation circuit,
(14)...Output terminal, (15)...50/60
Discrimination circuit, (16)...Synchronization detection circuit, (17)
...Gate signal selection circuit, (18)...First signal selection circuit, (19)...Delay circuit, (20)...
-Holding circuit, (21)...second signal selection circuit, (
22)...Phase comparison circuit.
Claims (7)
応じて通過させるゲート回路と、該ゲート回路を通過す
る垂直同期信号に応じた信号でリセットされるとともに
水平同期信号周波数の整数倍の周波数の信号を計数し、
前記垂直同期信号の到来が予想される広い期間に対応す
る広い幅のゲート信号及び前記垂直同期信号の到来が予
想される狭い期間に対応する狭い幅のゲート信号を発生
するカウンタと、該カウンタから発生する前記垂直同期
信号と等しい周期を有する分周出力信号と前記ゲート回
路からの垂直同期信号との位相比較を行なう位相比較回
路と、該位相比較回路の出力信号に応じて、前記広い幅
及び狭い幅のゲート信号を制御信号として前記ゲート回
路に印加するゲート信号選択回路とから成り、前記垂直
同期信号に対し、広狭2種類のゲート期間を設けたこと
を特徴とする垂直駆動パルス発生回路。(1) A gate circuit that passes the vertical synchronization signal applied to the input terminal in accordance with the control signal, and a gate circuit that is reset by a signal corresponding to the vertical synchronization signal that passes through the gate circuit, and a signal that is an integer multiple of the horizontal synchronization signal frequency. Count the frequency signals,
a counter that generates a wide gate signal corresponding to a wide period in which the vertical synchronization signal is expected to arrive and a narrow gate signal corresponding to a narrow period in which the vertical synchronization signal is expected to arrive; a phase comparison circuit that performs a phase comparison between a frequency-divided output signal having a period equal to the generated vertical synchronization signal and the vertical synchronization signal from the gate circuit; A vertical drive pulse generation circuit comprising a gate signal selection circuit that applies a narrow width gate signal as a control signal to the gate circuit, and characterized in that two types of wide and narrow gate periods are provided for the vertical synchronization signal.
直同期信号を制御信号に応じて通過させるゲート回路と
、該ゲート回路を通過する垂直同期信号に応じた信号で
リセットされるとともに水平同期信号周波数の整数倍の
周波数の信号を計数し、前記第1放送方式の垂直同期信
号の到来が予想される広い期間に対応する第1の分周出
力信号、前記垂直同期信号の到来が予想される狭い期間
に対応する第2の分周出力信号、前記第2放送方式の垂
直同期信号の到来が予想される広い期間に対応する第3
の分周出力信号、前記垂直同期信号の到来が予想される
狭い期間に対応する第4の分周出力信号、第1放送方式
の垂直周期に対応した第5の分周出力信号、第2放送方
式の垂直周期に対応した第6の分周出力信号を発生する
カウンタと、到来した垂直同期信号が第1放送方式であ
るか第2放送方式であるかを判別する放送方式判別回路
と、該放送方式判別回路の判別出力に応じて前記第5及
び第6の分周出力信号の一方を選択出力する第1信号選
択回路と、前記ゲート回路から発生する垂直同期信号に
応じた信号と前記第1信号選択回路の出力信号との位相
比較を行なう位相比較回路と、該位相比較回路の出力信
号及び前記放送方式判別回路の判別出力に応じて前記第
1乃至第4の分周出力信号を制御信号として前記ゲート
回路に印加するゲート信号選択回路とから成り、第1及
び第2放送方式の垂直同期信号に対しそれぞれ広狭2種
類のゲート期間を設けたことを特徴とする垂直駆動パル
ス発生回路。(2) A gate circuit that passes vertical synchronization signals of the first and second broadcasting systems applied to the input terminal according to a control signal, and is reset by a signal corresponding to the vertical synchronization signal that passes through the gate circuit. A first frequency-divided output signal corresponding to a wide period in which the vertical synchronizing signal of the first broadcasting method is expected to arrive, by counting signals having a frequency that is an integral multiple of the horizontal synchronizing signal frequency; a second frequency-divided output signal corresponding to an expected narrow period; and a third frequency-divided output signal corresponding to a wide period during which the vertical synchronization signal of the second broadcasting method is expected to arrive.
a fourth frequency-divided output signal corresponding to a narrow period in which the vertical synchronization signal is expected to arrive, a fifth frequency-divided output signal corresponding to the vertical period of the first broadcasting method, a second frequency-divided output signal corresponding to the vertical period of the first broadcasting method; a counter that generates a sixth frequency-divided output signal corresponding to the vertical period of the broadcasting system; a broadcasting system determining circuit that determines whether the incoming vertical synchronization signal is the first broadcasting system or the second broadcasting system; a first signal selection circuit that selects and outputs one of the fifth and sixth frequency-divided output signals according to the discrimination output of the broadcast system discrimination circuit; and a signal corresponding to the vertical synchronization signal generated from the gate circuit and the first signal a phase comparison circuit that performs phase comparison with the output signal of the 1-signal selection circuit, and controls the first to fourth frequency-divided output signals according to the output signal of the phase comparison circuit and the discrimination output of the broadcasting system discrimination circuit. A vertical drive pulse generation circuit comprising a gate signal selection circuit that applies a signal to the gate circuit, and characterized in that two types of wide and narrow gate periods are provided for vertical synchronizing signals of first and second broadcasting systems.
の到来が予想される広い期間に対応する第7の分周出力
信号を有し、前記カウンタがゲート回路からの垂直同期
信号に応じてリセットされず、自己リセット状態となっ
ていることを検出する同期検出回路を設け、前記同期検
出回路の出力信号に応じて前記第7の分周出力信号を制
御信号として前記ゲート回路に印加するようにしたこと
を特徴とする請求項第2項記載の垂直駆動パルス発生回
路。(3) The counter has a seventh frequency-divided output signal corresponding to a wide period in which the vertical synchronization signals of the first and second broadcasting systems are expected to arrive, and the counter A synchronization detection circuit is provided for detecting that the gate circuit is not reset and is in a self-resetting state, and the seventh frequency-divided output signal is applied as a control signal to the gate circuit in accordance with the output signal of the synchronization detection circuit. 3. The vertical drive pulse generation circuit according to claim 2, wherein the vertical drive pulse generation circuit is configured as follows.
トする為のリセットパルスを発生するリセットパルス発
生回路を設けたことを特徴とする請求項第2項又は第3
項記載の垂直駆動パルス発生回路。(4) Claim 2 or 3, further comprising a reset pulse generation circuit that generates a reset pulse for resetting the counter in accordance with the output signal of the gate circuit.
Vertical drive pulse generation circuit described in .
路を設けたことを特徴とする請求項第2項又は第3項記
載の垂直駆動パルス発生回路。(5) The vertical drive pulse generation circuit according to claim 2 or 3, characterized in that a delay circuit is provided between the first signal selection circuit and the phase comparison circuit.
タから発生する第5及び第6の分周出力信号が印加され
、位相比較回路の出力信号に応じていずれかの信号を選
択出力する入力選択回路を設け、該入力選択回路の出力
信号に応じてカウンタをリセットするようにしたことを
特徴とする請求項第2項記載の垂直駆動パルス発生回路
。(6) An input selection circuit to which the vertical synchronization signal generated from the gate circuit and the fifth and sixth divided output signals generated from the counter are applied, and selects and outputs one of the signals according to the output signal of the phase comparison circuit. 3. The vertical drive pulse generation circuit according to claim 2, further comprising: a counter configured to be reset in accordance with an output signal of said input selection circuit.
第1信号選択回路の出力信号とを、又はゲート回路から
の垂直同期信号に応じた信号とカウンタの第8の分周出
力信号とを選択的に切換えて位相比較回路に印加する第
2信号選択回路を設け、前記位相比較回路の出力信号に
応じて前記第2信号選択回路の状態を切換えるようにし
たことを特徴とする請求項第4項記載の垂直駆動パルス
発生回路。(7) Selectively select the reset pulse from the reset pulse generation circuit and the output signal of the first signal selection circuit, or the signal corresponding to the vertical synchronization signal from the gate circuit and the eighth frequency-divided output signal of the counter. Claim 4, characterized in that a second signal selection circuit is provided which switches and applies the signal to the phase comparison circuit, and the state of the second signal selection circuit is switched in accordance with the output signal of the phase comparison circuit. Vertical drive pulse generation circuit.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63122318A JPH01292969A (en) | 1988-05-19 | 1988-05-19 | Vertical driving pulse generating circuit |
US07/352,524 US4897723A (en) | 1988-05-17 | 1989-05-16 | Circuitry for and method of generating vertical drive pulse in video signal receiver |
KR1019890006517A KR960013474B1 (en) | 1988-05-17 | 1989-05-16 | Circuitry for generating vertical drive pulse in ntsc/pal compatible receiver |
EP89108849A EP0342634B1 (en) | 1988-05-17 | 1989-05-17 | Circuitry for and method of generating vertical drive pulse in video signal receiver |
DE68924997T DE68924997T2 (en) | 1988-05-17 | 1989-05-17 | Circuit arrangement and method for generating a vertical driver pulse in a video signal receiver. |
CN89103561A CN1016558B (en) | 1988-05-17 | 1989-05-17 | Circuitry for and method of generating vertical drive pulse in vides signal receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63122318A JPH01292969A (en) | 1988-05-19 | 1988-05-19 | Vertical driving pulse generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01292969A true JPH01292969A (en) | 1989-11-27 |
Family
ID=14832990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63122318A Pending JPH01292969A (en) | 1988-05-17 | 1988-05-19 | Vertical driving pulse generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01292969A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59193679A (en) * | 1983-04-18 | 1984-11-02 | Sanyo Electric Co Ltd | Automatic discriminating device of television broadcast system |
JPS60162385A (en) * | 1984-02-01 | 1985-08-24 | Matsushita Electric Ind Co Ltd | Vertical synchronizing device |
JPS631165A (en) * | 1986-06-19 | 1988-01-06 | Sanyo Electric Co Ltd | Vertical driving generation circuit |
-
1988
- 1988-05-19 JP JP63122318A patent/JPH01292969A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59193679A (en) * | 1983-04-18 | 1984-11-02 | Sanyo Electric Co Ltd | Automatic discriminating device of television broadcast system |
JPS60162385A (en) * | 1984-02-01 | 1985-08-24 | Matsushita Electric Ind Co Ltd | Vertical synchronizing device |
JPS631165A (en) * | 1986-06-19 | 1988-01-06 | Sanyo Electric Co Ltd | Vertical driving generation circuit |
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