JPH01283828A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01283828A JPH01283828A JP63113008A JP11300888A JPH01283828A JP H01283828 A JPH01283828 A JP H01283828A JP 63113008 A JP63113008 A JP 63113008A JP 11300888 A JP11300888 A JP 11300888A JP H01283828 A JPH01283828 A JP H01283828A
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- Japan
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- polycrystalline silicon
- silicon layer
- semiconductor substrate
- impurity
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は半導体装置、特に異極ゲートトランジスタを有
するＣＭＯＳ型半導体装置の製造方法に関する。
するＣＭＯＳ型半導体装置の製造方法に関する。
従来の異極トランジスタを有するＣＭＯＳ型半導体装置
の製造方法の１例を第２図に示す。
の製造方法の１例を第２図に示す。
工程（１）・・・第２図（ａ）
素子分離用酸化膜２０２、ゲート絶縁１［１２０３、低
濃度Ｎ型不純物拡散領域２０４及び低濃度Ｐ型不純物拡
散領域２０５が形成された半導体基板２０１の表面及び
裏面に多結晶シリコン層２０６を形成する。
濃度Ｎ型不純物拡散領域２０４及び低濃度Ｐ型不純物拡
散領域２０５が形成された半導体基板２０１の表面及び
裏面に多結晶シリコン層２０６を形成する。
工程（２）・・・第２図（ｂ）
半導体基板の表面に形成された多結晶シリコン２０６を
バターニングしゲート電極配線２０７を形成する。
バターニングしゲート電極配線２０７を形成する。
工程（３）・・・第２図（ｃ）
Ｎｃｈ）ランジスタ形成領域をレジストでカバー Ｌ
Ｐ ｃ ｈ トランジスタ形成領域にＢｏ等のＰ型不純
物２１１をイオン注入し、ソース・ドレイン領域２０８
を形成し、同時にゲート電時にゲート電極配線２０７も
同濃度の不純物を拡散する。
Ｐ ｃ ｈ トランジスタ形成領域にＢｏ等のＰ型不純
物２１１をイオン注入し、ソース・ドレイン領域２０８
を形成し、同時にゲート電時にゲート電極配線２０７も
同濃度の不純物を拡散する。
工程（４）・・・第２図（ｄ）
Ｐｃｈトランジスタ形成領域をレジストでカバーＬＮｃ
ｈ）ランジスタ形成領域にＰ＋等のＮ型不純物２１２を
イオン注入し、ソース・ドレイン領域２１０を形成し、
同時にゲート電極配線２０９にも同濃度の不純物を拡散
する。
ｈ）ランジスタ形成領域にＰ＋等のＮ型不純物２１２を
イオン注入し、ソース・ドレイン領域２１０を形成し、
同時にゲート電極配線２０９にも同濃度の不純物を拡散
する。
以上の工程により同一基板上にＰｃｈとＮｃｈとで異な
る導電型のゲート電極を有するＣＭＯＳ型半導体装置が
形成される。
る導電型のゲート電極を有するＣＭＯＳ型半導体装置が
形成される。
［発明が解決しようとする課題］
しかし前述の従来の技術では、半導体基板の裏面が、不
純物を含まないことにより非常に高い抵抗値を有する多
結晶シリコン層で絶縁されているため、イオン注入の際
、ゲート電極に正電荷が蓄積し、一定値を越すと基板に
流入し、その際ゲート絶縁膜を破壊ないし劣化させるこ
とになる。その結果、半導体装置の機能が損われる、あ
るいは信頼性が低下するという課題を有する。
純物を含まないことにより非常に高い抵抗値を有する多
結晶シリコン層で絶縁されているため、イオン注入の際
、ゲート電極に正電荷が蓄積し、一定値を越すと基板に
流入し、その際ゲート絶縁膜を破壊ないし劣化させるこ
とになる。その結果、半導体装置の機能が損われる、あ
るいは信頼性が低下するという課題を有する。
本発明はこのような課題を解決するもので、その目的と
するところは、異極トランジスタを有する半導体装置を
信頼性を損なわず、また高い収率で製造することが可能
な半導体装置の製造方法を提供するところにある。
するところは、異極トランジスタを有する半導体装置を
信頼性を損なわず、また高い収率で製造することが可能
な半導体装置の製造方法を提供するところにある。
［課題を解決するための手段］
本発明による半導体装置の製造方法は、素子分離用酸化
膜、ゲート絶縁膜、及び不純物拡散領域等が形成された
半導体基板の表面及び裏面に多結晶シリコン層を形成す
る工程、前記多結晶シリコン層が形成された半導体基板
の裏面に不純物を含んだ薄膜を形成する工程、前記半導
体基板に加熱処理をした後前記不純物を含んだ薄膜を含
んだ薄膜を除去する工程を含むことを特徴とする。
膜、ゲート絶縁膜、及び不純物拡散領域等が形成された
半導体基板の表面及び裏面に多結晶シリコン層を形成す
る工程、前記多結晶シリコン層が形成された半導体基板
の裏面に不純物を含んだ薄膜を形成する工程、前記半導
体基板に加熱処理をした後前記不純物を含んだ薄膜を含
んだ薄膜を除去する工程を含むことを特徴とする。
【実 施 例Ｊ
本発明による異極ゲートを有する半導体装置の製造方法
の１例を第１図（ａ）〜（ｄ）に示す。
の１例を第１図（ａ）〜（ｄ）に示す。
以下工程別に説明する。
工程ｌ・・・第１図（ａ）
半導体基板１０１上に周知の技術を用いて素子分離用酸
化膜１０２、ゲート絶縁膜１０３、低濃度Ｎ型不純物拡
散領域１０４、低濃度Ｐ型不純物拡散領域１０５を形成
し、さらに表面及び裏面に多結晶シリコン層１０６，１
０７を形成する。
化膜１０２、ゲート絶縁膜１０３、低濃度Ｎ型不純物拡
散領域１０４、低濃度Ｐ型不純物拡散領域１０５を形成
し、さらに表面及び裏面に多結晶シリコン層１０６，１
０７を形成する。
工程２・・・第１図（ｂ）
前記基板表面に形成された多結晶シリコン層１０７上に
ＳＯＧ （スピン、オン、グラス）等の不純物を含んだ
物質を回転塗布しベークにより硬化させる。
ＳＯＧ （スピン、オン、グラス）等の不純物を含んだ
物質を回転塗布しベークにより硬化させる。
工程３・・・第１図（ｃ）
前記裏面にのみ拡散源を形成された半導体基板に加熱処
理を行ない、半導体基板の裏面に形成された多結晶シリ
コン層１０７に不純物を拡散し導電性とした後、前記拡
散源１０８を除去し、多結晶シリコン層１０７を露出さ
せる。
理を行ない、半導体基板の裏面に形成された多結晶シリ
コン層１０７に不純物を拡散し導電性とした後、前記拡
散源１０８を除去し、多結晶シリコン層１０７を露出さ
せる。
工程４・・・第１図（ｄ）
基板表面に露出している多結晶シリコン層１０６を周知
の技術でバターニングして配線を兼ねるゲート電極１０
９を形成する。
の技術でバターニングして配線を兼ねるゲート電極１０
９を形成する。
以下前述の従来の技術と同様に低濃度Ｎ型不純物拡散領
域１０４及び低濃度Ｐ型不純物拡散領域１０５にそれぞ
れ別個に不純物をイオン注入し、Ｐｃｈ及びＮｃｈトラ
ンジスタを形成する。その際、基板裏面に電比している
多結晶シリコン層１０７が不純物を拡散され導電性をも
っているため、イオン注入の際に基板表面、特にゲート
電極１０９に生じた電荷が多量に蓄積されることなしに
半導体装置外部へと流出し、ゲート絶縁膜１０３に悪影
響を与えることが回避できる。
域１０４及び低濃度Ｐ型不純物拡散領域１０５にそれぞ
れ別個に不純物をイオン注入し、Ｐｃｈ及びＮｃｈトラ
ンジスタを形成する。その際、基板裏面に電比している
多結晶シリコン層１０７が不純物を拡散され導電性をも
っているため、イオン注入の際に基板表面、特にゲート
電極１０９に生じた電荷が多量に蓄積されることなしに
半導体装置外部へと流出し、ゲート絶縁膜１０３に悪影
響を与えることが回避できる。
尚、本実施例では拡散源を半導体基板の裏面にのみ形成
する手段を示したが、それが装置の能力上不可能な場合
、ＰＳＧ等のように不純物を含んだ酸化膜を基板の周囲
全体に形成した後、エツチング等で基板上面に形成され
た部分を除去し、裏面にのみ拡散源を形成することも可
能である。
する手段を示したが、それが装置の能力上不可能な場合
、ＰＳＧ等のように不純物を含んだ酸化膜を基板の周囲
全体に形成した後、エツチング等で基板上面に形成され
た部分を除去し、裏面にのみ拡散源を形成することも可
能である。
［発明の効果］
以上述べたように本発明によれば半導体基板の裏面にの
み不純物を高濃度に含む多結晶シリコン層を形成するこ
とにより、トランジスタ形成時の不純物のイオン注入の
際、半導体基板の裏面と外部（イオン注入装置の一部）
との導通を可能にし、ゲート電極に電荷の蓄積が生じる
のをさけることが可能となり、その結果ゲート絶縁膜に
悪影響を与えずに異極トランジスタを有する半導体装置
の形成が可能になるという効果を有する。
み不純物を高濃度に含む多結晶シリコン層を形成するこ
とにより、トランジスタ形成時の不純物のイオン注入の
際、半導体基板の裏面と外部（イオン注入装置の一部）
との導通を可能にし、ゲート電極に電荷の蓄積が生じる
のをさけることが可能となり、その結果ゲート絶縁膜に
悪影響を与えずに異極トランジスタを有する半導体装置
の形成が可能になるという効果を有する。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の実施例を示す主要断面図であり、第２図（ａ）〜
（ｄ）は従来の技術による半導体装置の製造工程を示す
主要工程断面図である。 １０１．２０１・・半導体基板 １０２．２０２・・素子分離用酸化膜 １０３．２０３・・ゲート絶縁膜 １０４．２０４・・低濃度Ｎ型不純物拡散領域１０５．
２０５・・低濃度Ｐ型不純物拡散領域１０６．２０６・
・多結晶シリコン層 １０７・・・・・・多結晶シリコン層 １０８・・・・・・不純物拡散源 １０９・・・・・・ゲート電極を兼ねる配線２０７．２
０９・・ゲート電極を兼ねる配線２０８．２１０・・ソ
ース、ドレイン領域２１１・・・・・・Ｐ型不純物 ２１２・・・・・・Ｎ型不純物 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）＄ ２ 図
方法の実施例を示す主要断面図であり、第２図（ａ）〜
（ｄ）は従来の技術による半導体装置の製造工程を示す
主要工程断面図である。 １０１．２０１・・半導体基板 １０２．２０２・・素子分離用酸化膜 １０３．２０３・・ゲート絶縁膜 １０４．２０４・・低濃度Ｎ型不純物拡散領域１０５．
２０５・・低濃度Ｐ型不純物拡散領域１０６．２０６・
・多結晶シリコン層 １０７・・・・・・多結晶シリコン層 １０８・・・・・・不純物拡散源 １０９・・・・・・ゲート電極を兼ねる配線２０７．２
０９・・ゲート電極を兼ねる配線２０８．２１０・・ソ
ース、ドレイン領域２１１・・・・・・Ｐ型不純物 ２１２・・・・・・Ｎ型不純物 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）＄ ２ 図
Claims (1)
- 素子分離用酸化膜、ゲート絶縁膜、及び不純物拡散領
域等が形成された半導体基板の表面及び裏面に多結晶シ
リコン層を形成する工程、前記多結晶シリコン層が形成
された半導体基板の裏面に不純物を含んだ薄膜を形成す
る工程、前記半導体基板に加熱処理をした後、前記不純
物を含んだ薄膜を除去する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113008A JPH01283828A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113008A JPH01283828A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283828A true JPH01283828A (ja) | 1989-11-15 |
Family
ID=14601124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113008A Pending JPH01283828A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283828A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308790A (en) * | 1992-10-16 | 1994-05-03 | Ncr Corporation | Selective sidewall diffusion process using doped SOG |
| US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
| US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
-
1988
- 1988-05-10 JP JP63113008A patent/JPH01283828A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| US5308790A (en) * | 1992-10-16 | 1994-05-03 | Ncr Corporation | Selective sidewall diffusion process using doped SOG |
| US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
| US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| US6010963A (en) * | 1992-10-23 | 2000-01-04 | Hyundai Electronics America | Global planarization using SOG and CMP |
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