JPH01282908A - 周波数又は位相の変調装置 - Google Patents
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- 238000007493 shaping process Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 244000005894 Albizia lebbeck Species 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 235000002492 Rungia klossii Nutrition 0.000 description 1
- 244000117054 Rungia klossii Species 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000003340 mental effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- H—ELECTRICITY
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- H03C—MODULATION
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- H03C3/02—Details
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- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
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- H03C3/00—Angle modulation
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Abstract
め要約のデータは記録されません。
Description
、直流結合された周波数変調に係るが、これに限定され
るものではない。本発明は、周波数又は位相の変調によ
り帯域巾が広げられた信号を合成するのに特に有用であ
る。
号で合成された周波数ソースを周波数変調することがし
ばしば所望される。このような変調され合成された信号
を発生する機構は多数あるが、それらは全て非常に複雑
でコストが高く或いは性能が比較的悪いという欠点を有
している。
を有していて2つ以上の周波数の間で切り換えできるよ
うな合成装置に適用することができる。デジタル制御入
力の切り換え速度が所要の変調帯域中を与えるに必要な
ものよりも低い場合には、2点変調を用いて追加帯域中
を与えるようなアナログ入力が必要とされる。
置は、位相固定ループ内の分割器と直列にされた電圧制
御発振器と、入力アナログ変調信号に基づいて分割器を
制御するように接続されたアナログ/デジタルコンバー
タとを具備し、このアナログ/デジタルコンバータは、
ノイズ整形された周波数応答を有していて、ループの帯
域巾より低い周波数のノイズを、ノイズ整形なしに得ら
れるホワイトノイズレベルより実質的に低いレベルに減
少させることを特徴とする。
ことにより、入力アナログ変調信号に対する変調装置の
感度が実質的に改善される。
手段を備えているのが好ましい。これは、電圧制御発振
器(VCO)を制御するための第2の直接変調経路を与
え、これは、ループの帯域巾よりも上において、即ち、
アナログ/デジタルコンバータを通る第1の変調経路が
無効となるような周波数において周波数又は位相変調を
与える。
ナログ/デジタルコンバータを通る変調経路の利得が電
圧制御発振器に与えられる変調の利得に実質的に等しく
なるように選択された特性を有している。
あるときに最良の性能が得られる。このような1ビツト
のアナログ/デジタルコンバータ(ADC)は、電荷バ
ランスされたADCの負のフィードバックループにリー
ド回路網を有する少なくとも1つの更に別の積分器を含
むことによってノイズ整形される。この構成体は、「高
級なA/D変換技術にライての談話(IEEE Col
loguCollo Advanced A/D Co
nversion Techniques(Diges
tNo、 48) Jロンドン、イングランド(198
7年4月15日)に掲載されたE、C,ディジマン及び
P。
験的な16ビツトA/Dコンバータ(AnExperi
mental 16−Bit A/D Convert
er for Digit−al Audio App
lications)、1という論文に開示されている
。ノイズ整形に関連したエラースペクトルの公式な導出
方法は、1962年12月のIRETrans、 Co
mmun、 Sys、の第373頁ないし380頁に掲
載されたH、A、スバング及びPoM、シュルシス著の
「フィードバックの使用による量子ノイズの減少(Re
duction of Quantizing No1
seby use of Feedback)Jから見
ることができる。
の実施例を一例として以下に詳細に説明する。
されている。
合成装置は、電圧制御発振器(VCO)■を備えており
、この発振器1は、その周波数を制御可能な係数Nで分
割してそれにより得られた周波数を位相検出器3の基準
周波数と比較することにより、基準周波数に対して位相
固定される。
れにより得られた信号は、vCOの周波数のエラーを修
正するのに用いられる。周波数変調は、ループ内の2つ
の点に変調信号を与えることによって得られる。先ず第
1に、VCOは、ラインAからの変調入力信号を加算器
5によってループフィルタの出力電圧に加算することに
より直接変調される。これは、主としてVCOの入力帯
域中を高くとることができるので、非常に高い周波数ま
での変調を与える。
はこの直接与えられた周波数変調信号を除去しようと試
みる。というのは、これが周波数又は位相のエラーとし
て見られるからである。
除去される。直流結合された周波数変調が得られるよう
にするために、更に別の変調経路6.7.8が可変比分
詞器2において分割比Nを操作する。周波数変調信号は
、欠陥防止フィルタ8においてフィルタされた後に、多
ビットのアナガル/デジタルコンバータ6によってデジ
タルワードに変換される。それにより得られるデジタル
ワードは、デジタル加算器7により周波数制御データに
加えられ、それにより得られたデジタル信号を用いて分
割器2の分割比Nが制御される。
わされたそのとき必要とされる中心周波数を表わしてい
る入力から導出される。
するように構成される。その結果、数値Nは変調と一致
して変えられるので、ループにはエラーが見られず、変
調特性が直流まで保持される。
術、即ち、数値Nを選択された分数値にセットすること
のできる「分数N」と通常称されている技術が知られて
いる。この仕様で述べられている全ての技術は、この分
数N合成を使用することかできる。
つかの著しい欠点がある。先ず第1に、アナログ/デジ
タルコンバータ(ADC)6は、一般に、分解能に限度
がある。その結果、変調信号が変化するときには、コン
バータ6からのデジタルワードを段階的に変化させ、ひ
いては、vColの出力周波数をそれとは別に段階的に
変化させねばならない。更に、コンバータ6は、3つの
時間又は位相エラー源を有している。コンバータ6の変
換時間に限度があるために第1の時間エラーが介入され
る。その結果、コンバータ6からの出力は変調信号の遅
延されたものとなる。第2の位相/時間エラーは、欠陥
防止フィルタ8によって介入する。このフィルタは、周
波数の高い入力信号から生じる欠陥信号を除去するため
に設けられている。このような欠陥信号は、不所望なス
プリアス信号を招く。第3の遅延源は、実際上分割器の
分割比が制御命令の変化に直ちに対応しないために生じ
るが、このエラーは通常は比較的小さなものである。
しないというように影響する。それ故、位相固定ループ
にはエラー信号が存在する。これは、ループの帯域巾に
はダ等しい周波数において特に顕著である。変調のずれ
は、著しい大きさと位相エラーを呈することがあり、位
相固定ループは位相エラーに応答してそれを最小にしよ
うと試みる。ループの帯域巾を狭くすると、時間エラー
がほとんど位相を表わさないことになるので、このエラ
ー源を減少するのに役立つが、合成装置の速度とノイズ
性能が低下するという結果をもたらす。デジタル予想技
術を用いると、その影響を成る程度減少することができ
るが、この場合には、相当に複雑さが増すと共に、あら
ゆる刺激状態のもとて全く正確さが失われる。変調信号
が方形波である場合には、エラーが特に著しいものとな
る。
雑さとコストでこれらの問題を克服する。これらは、上
記した形式の改良された電荷バランスコンバータの使用
に基づくものである。
、主として、前記したように、VCOlを直接変調しそ
して変調信号に従って分割器2の分割比Nを操作するこ
とによって得られる。然し乍ら、分割器の分割比Nは2
つの考えられる値のみを有するように構成され、即ち、
分割比は1ビツトのアナログ/デジタルコンバータ17
によって制御される。2つの値は、二重レジスタ9に記
憶され、周波数制御データを構成する。このデータは、
典型的に、中心周波数と分析しようとする帯域巾とによ
って変化する。
ンバータであるが、多くの場合には、より高次のコンバ
ータを使用するのが便利である。
生するように働き、これらはスイッチ式の電流源17
eを制御するようにフィードバックされ、積分器17a
の入力の平均電流がバランスされる。積分器17aの出
力は、更に別の積分器/リード回路網17bによって積
分され、その出力は、比較器17cによって、例えばア
ースのような直流基準レベルと比較される。ラッチ17
dは、比較器17cの出力に対応する2つの状態を有し
ており、アナログ入力信号のレベルを表わす出力信号を
発生する。電荷バランスしたコンバータ17は、低周波
数のノイズ含有信号をラッチ17dの出力に供給する。
て働き、ラッチ出力に現われる高周波数を含む信号を平
均化する。
として分類される(その出力は、アナログ信号であるか
ら、デジタルフィルタとは分類できない)。従って、そ
の周波数応答はノイズ整形され、ノイズはスレッシュホ
ールド周波数より下では実質的に減少されるが、その周
波数より上では増加する。VCOl、位相検出器3及び
ループフィルタ4の伝達関数は、半帯域巾がループフィ
ルタ4の帯域巾に等しくなるようにしてVCoの周波数
に中心定めされたフィルタの伝達関数である。
あり、即ち、ノイズ整形のない状態で存在するスレッシ
ュホールドより低いホワイトノイズレベルよりも相当に
小さなものである。この場合、スレッシュホールドは、
位相固定ループの帯域巾の上限近くにある。変調率が多
きい場合にホワイトノイズレベルよりも大きくなるノイ
ズは、何の影響も及ぼさない。というのは、位相固定ル
ープの伝達関数によってフィルタ除去されるからである
。
を使用する必要がないが、このような加算器を用いて実
施することもできる。というのは、レジスタ9には2つ
の分割比を記憶することができそしてラッチ17dの出
力を使用するだけで2つのレジスタ間で切り換えを行な
うことができるからである。
タ及び分割器の実際の分解能によって分解能が制限され
ることはない。更に、2つの周波数の間でコヒレントな
周波数選択を与える手段を有している合成装置にこの機
構を適用することもできる。
勝る他の利点も有している。コンバータ17は、その分
解能に実際上制限がなく、その性能は、位相固定ループ
に注入するノイズの量によって制限されるだけである。
の間の比が高いレベル(典型的に約1000:1)に維
持されるならば、性能が十二分に発揮されることが分か
った。
ある。理論的には、変換時間は、ラッチ17dに対する
クロック周波数の周期の実際上約半分であることが示さ
れる。この周波数は非常に高いので、実際上の遅延は非
常に小さなものであり、これは、2つの変調経路の信号
の不一致によって生じる設計上の問題を軽減する。
た通常の解決策に比して非常に簡単に実施することがで
きる。
ている。2つの変調経路間の他の時間/位相不整合は、
過去の情報に基づいて将来の事象を予想するデジタル回
路を用いることによって補償することができる。このよ
うなアルゴリズムは公知であり、この形式の帯域中が制
限されたシステムにおいて特に良好に機能する。この場
合、これらは特に容易に実施できる。というのは、デジ
タルデータ流が1ビツト巾しかないからである。
力データよりも巾の広いものとなる。第1次の予想回路
は、2ビツトのデータ巾を生じさせる。この増加したデ
ータ巾は、2つではなく4つの入力レジスタを使用しそ
して2ビツトのデータによりどのレジスタを選択するか
を制御できるようにするだけで受は入れることができる
。これは、本発明の第2の実施例を示した第3図に示さ
れている。
位相検出器3よりも高い周波数に増加すれば成る程度の
効果が得られる。コンバータの出力は、分割器に設定値
を制御するのに用いる前にデジタルでフィルタされる。
得られる主たる効果は、欠陥防止フィルタ8の設計が容
易になることである。というのは、欠陥作用が生じるの
は、変調周波数が高い場合だけだからである。
ステムを実施するように用いることができる。位相変調
は、数学的には周波数変調の積分として表わすことがで
きるので、■及びOのデータ流が微分される場合には、
入力変調が周波数ではなくて位相を表わす。直接変調経
路Aも変更しなければならない。
ことが所望されることもある。これは、バイパス回路網
を形成するようにADC17の出力をデジタルでフィル
タすることによって実施される。典型的な使用目的にお
いては、バイパス回路網の遮断周波数がIHzである。
数をソフトウェアで詞書できるようになる。
帯域中が充分に高い場合には、直接的な変調経路Aをも
つことなく、即ち、vcotを直接変調することなく、
上記のシステムを用いることができる。
明を説明したが、位相固定ループの帯域中白のノイズを
実質的に減少するような適当なノイズ整形作用を有する
ものであれば、いかなるADCであってもよい。
置のブロック回路図、 第2図は、第1図と同様であるが、本発明の第1の実施
例により、第1図のADCに代わって第2次の電荷バラ
ンスコンバータを含むように変更された合成装置のブロ
ック回路図、そして第3図は、第2図と同様であるが、
本発明の第2の実施例による合成装置のブロック回路図
である。 1・・・電圧制御発振器(VCO) 2・・・可変比の分割器 3・・・位相検出器 4・・・ループフィルタ5.7
・・・加算器 6.17・・・アナログ/デジタルコンバータ8・・・
欠陥フィルタ 9・・・二重レジスタ 17a・・・積分器 17b・・・積分器/リード回路網 17c・・・比較器 17d・・・ラッチ17e・・
・スイッチ式電流源 1、事件の表示 昭和63年特許願第325728号
29発明の名称 周波数又は位相の変調装置3、
?i[i正をする者 事件との関係 出願人 4、代理人 (1へ谷)こ反史7番しノ
Claims (7)
- (1)位相固定ループ内の分割器と直列にされた電圧制
御発振器と、アナログ変調信号に基づいて分割器を制御
するように接続されたアナログ/デジタルコンバータと
を具備し、このアナログ/デジタルコンバータは、ノイ
ズ整形された周波数応答を有していて、ループの帯域巾
より低い周波数のノイズを、ノイズ整形なしに得られる
ホワイトノイズレベルより実質的に低いレベルに減少さ
せることを特徴とする周波数又は位相の変調装置。 - (2)上記電圧制御発振器に入力変調信号を供給する手
段を備えた請求項1に記載の変調装置。 - (3)上記変調装置の部品は、位相固定ループの帯域巾
において上記アナログ/デジタルコンバータを通る変調
経路の利得が上記電圧制御発振器に加えられる変調の利
得に実質的に等しくなるように選択された特性を有して
いる請求項2に記載の変調装置。 - (4)上記アナログ/デジタルコンバータは、ワンショ
ットコンバータである請求項のいずれかに記載の変調装
置。 - (5)上記アナログ/デジタルコンバータの出力は、デ
ジタル制御手段によって上記分割器の制御入力に接続さ
れる請求項のいずれかに記載の変調装置。 - (6)上記分割器の制御手段は、少なくとも2つのレジ
スタと、上記アナログ/デジタルコンバータからの信号
に応答して、その信号に基づいて一方のレジスタの内容
を選択すると共に、その内容に基づいて分割器を制御す
るための手段とを備えている請求項5に記載の変調装置
。 - (7)上記分割器は、分数N分割器である請求項5又は
6に記載の変調装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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GB8729996 | 1987-12-23 | ||
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JP2962554B2 JP2962554B2 (ja) | 1999-10-12 |
Family
ID=10628949
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JP63325728A Expired - Lifetime JP2962554B2 (ja) | 1987-12-23 | 1988-12-23 | 周波数又は位相の変調装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4870384A (ja) |
EP (1) | EP0322139B1 (ja) |
JP (1) | JP2962554B2 (ja) |
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- 1988-12-08 EP EP88311648A patent/EP0322139B1/en not_active Expired - Lifetime
- 1988-12-21 US US07/287,091 patent/US4870384A/en not_active Expired - Lifetime
- 1988-12-23 JP JP63325728A patent/JP2962554B2/ja not_active Expired - Lifetime
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---|---|
EP0322139A3 (en) | 1990-04-04 |
JP2962554B2 (ja) | 1999-10-12 |
US4870384A (en) | 1989-09-26 |
EP0322139B1 (en) | 1994-06-08 |
DE3850075D1 (de) | 1994-07-14 |
DE3850075T2 (de) | 1994-09-29 |
EP0322139A2 (en) | 1989-06-28 |
GB2214012A (en) | 1989-08-23 |
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