JPH01276756A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To eliminate deviation of operating characteristics of each memory cell by setting the dielectric of electrostatic capacity of erasure circuit of EEPROM to the same layer as the gate insulation film of a floating gate PET constituting ROM. CONSTITUTION:A dielectric of electrostatic capacity C of erasure circuit is formed at the same process as the same layer as a FET gate insulation film GI of each memory cell with a floating gate FG of EEPROM and a thin tunnel window T at the gate FG and capacity C is made to be the same thickness. Thus, even if the strength of electric field applied to the tunnel window T of FET becomes higher, the time constant CR of circuit becomes larger, and actual writing and erasure time become shorter and the shift amount of threshold voltage automatically becomes constant. As a result, deviation of characteristics of each memory cell can be solved.

Description

【発明の詳細な説明】 〔概要〕 電気的書き替え可能プログラマブルロムの構造的改良に
関し、 単一の記憶装置に含まれる各セル毎の動作特性のばらつ
きを解消する利益を発揮する構造を有する半導体記憶装
置を提供することを目的とし、フローティングゲートを
有する電界効果トランジスタをもって構成されるセルの
複数がマトリックス状に配置され、各セルを構成する電
界効果トランジスタ（ＦＥＴ）のコントロールゲートが
ワード線に接続され、各セルを構成する電界効果トラン
ジスタのドレインがビット線に接続されており、情報書
き込みにあたっては、前記ビン１４９のうちの選択され
た線と前記ワード線のうちの選択された線との間に一方
向に高電圧を印加し、情報消去にあたっては、前記ビッ
ト線のうちの選択された線と前記ワード線のうちの選択
された線との間に反対方向に高電圧を印加する半導体記
憶装置（電気的書き替え可能プログラマブルロム）に対
して、前記情報書き込み用及び情報消去用回路に静電容
量が挿入され、該静電容量の誘電体は前記電界効果トラ
ンジスタのゲート絶縁膜と同一の層からなるように構成
する。[Detailed Description of the Invention] [Summary] Regarding the structural improvement of an electrically rewritable programmable ROM, a semiconductor having a structure that exhibits the advantage of eliminating variations in operating characteristics of each cell included in a single memory device. For the purpose of providing a memory device, a plurality of cells composed of field effect transistors having floating gates are arranged in a matrix, and the control gate of the field effect transistor (FET) constituting each cell is connected to a word line. The drain of the field effect transistor constituting each cell is connected to a bit line, and when writing information, a line between a selected line of the bins 149 and a selected line of the word lines is connected. A semiconductor memory device in which a high voltage is applied in one direction to the memory, and when erasing information, a high voltage is applied in the opposite direction between a selected one of the bit lines and a selected one of the word lines. In the device (electrically rewritable programmable ROM), a capacitor is inserted into the information writing and information erasing circuits, and the dielectric of the capacitance is the same as the gate insulating film of the field effect transistor. It is composed of layers.

〔産業上の利用分野〕[Industrial application field]

電気的書き替え可能プログラマブルロムの特性上のばら
つきを解消する利益を発揮する構造的改良に関する。This invention relates to structural improvements that have the benefit of eliminating variations in the characteristics of electrically rewritable programmable ROMs.

〔従来の技術］ ＥＥＰＲＯＭとは電気的に情報の消去が可能なプログラ
マブルロムを云い、その全体構成について第２図を参照
して説明する。[Prior Art] EEPROM is a programmable ROM in which information can be electrically erased, and its overall configuration will be explained with reference to FIG. 2.

第２図参照 フローティングゲートＦＧを有する電界効果トランジス
タ（ＦＥＴ）１をもって構成されるセルがマトリンクス
状に配置され、各セルを構成する電界効果トランジスタ
（ＦＥＴ）１のコントロールゲートＣＧがワード線Ｗに
接続され、ドレインＤがビット線Ｂに接続され、ソース
Ｓが接地されている。Refer to Figure 2. Cells consisting of field effect transistors (FETs) 1 having floating gates FG are arranged in a matrix, and the control gate CG of the field effect transistors (FETs) 1 constituting each cell is connected to the word line W. The drain D is connected to the bit line B, and the source S is grounded.

情報書き込み時には、ワード線選択回路において選択さ
れたワード線Ｗとビット線選択回路において選択された
ピント線Ｂとの間に一方向に高電圧を印加し、情報消去
時には、前記情報書き込み時と反対方向に高電圧を印加
する。When writing information, a high voltage is applied in one direction between the word line W selected by the word line selection circuit and the focus line B selected by the bit line selection circuit, and when erasing information, a high voltage is applied in the opposite direction to that when writing information. Apply high voltage in the direction.

第３図、第４図参照 第３図はフローティングゲートＦＣを有する電界効果ト
ランジスタ（上記の各セルを構成するＦＥＴ）１の断面
図である。フローティングゲートＦＧとドレインＤとの
間のゲート絶縁膜Ｇｌに、厚さＴ　ｎｏｘが約１００人
であるトンネル窓Ｔが形成されている。情報書き込み時
には、ワード線Ｗに接続されたコントロールゲートＣＣ
とビット線Ｂに接続されたドレインＤとの間に、ドレイ
ンＤ側をプラス側として２０Ｖの高電圧が印加される。See FIGS. 3 and 4. FIG. 3 is a cross-sectional view of a field effect transistor (FET constituting each cell described above) 1 having a floating gate FC. A tunnel window T having a thickness T nox of approximately 100 nm is formed in the gate insulating film Gl between the floating gate FG and the drain D. When writing information, the control gate CC connected to the word line W
A high voltage of 20 V is applied between the bit line B and the drain D connected to the bit line B, with the drain D side being the positive side.

トンネル窓Ｔを介して電子がフローティングゲートＦＣ
からドレインＤに流出し、しきい値電圧が第４図に示す
ようにΔｖｔｈだけマイナス側にシフトする。情報消去
時には、情報書き込み時とは逆に、コントロールゲート
ＣＧ側をプラス側として２０Ｖの高電圧が印加される。Electrons pass through the tunnel window T to the floating gate FC.
It flows out to the drain D, and the threshold voltage shifts to the negative side by Δvth, as shown in FIG. When erasing information, contrary to when writing information, a high voltage of 20 V is applied with the control gate CG side set as the positive side.

トンネル窓Ｔを介して電子がドレインＤからフローティ
ングゲートＦＣに流入し、しきい値電圧が第４図に示す
ようにΔ■ｔｈだけプラス側にシフトする。Electrons flow from the drain D to the floating gate FC through the tunnel window T, and the threshold voltage shifts to the positive side by Δ■th as shown in FIG.

この結果、電界効果トランジスタ（ＦＥＴ）１のコント
ロールゲートＣＧとドレインＤとの間に同一の電圧が印
加されても、ソースＳとドレインＤとの間に１！流が流
れる場合と流れない場合とができて選択性が実現し、メ
モリとして機能する。As a result, even if the same voltage is applied between the control gate CG and the drain D of the field effect transistor (FET) 1, 1! between the source S and the drain D! There are times when the current flows and times when it does not, achieving selectivity and functioning as a memory.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

前記書き込み・消去にともなうしきい値電圧のシフトＩ
Δｖｔｈはすべてのセルにおいて同一でなければならな
い。Shift I of threshold voltage due to writing/erasing
Δvth must be the same in all cells.

ところで、しきい値電圧のシフト量Δｖｔｈは次式に示
す関係をもって規定される。Incidentally, the shift amount Δvth of the threshold voltage is defined by the relationship shown in the following equation.

Δｖｔｈ−に＋　　ＨＥ−Ｔｐｗ＝に＋　　・　（Ｖｐ
ｐ／Ｔｎｏｘ　）・Ｔｐｗ　　　　　　　　　　　　　
・・　・　（イ）こ−で、Ｅは電界強度であり、Ｔｐｗ
は書き込み・消去時間であり、ｖｐｐは書き込み・消去
時の印加電圧であり、Ｔ　ｎｏｘはトンネル窓Ｔの絶縁
物の厚さである。一般に書き込み・消去時の印加電圧Ｖ
９１１は２０Ｖであり、書き込み・消去時間Ｔｐ−は２
ミリ秒であり、それぞれ一定である。Δvth-+HE-Tpw=+・(Vp
p/Tnox)・Tpw
... (a) Here, E is the electric field strength and Tpw
is the write/erase time, vpp is the applied voltage during write/erase, and T nox is the thickness of the insulator of the tunnel window T. Generally applied voltage V during writing/erasing
911 is 20V, and the write/erase time Tp- is 2
They are milliseconds and each is constant.

トンネル窓Ｔの厚さＴ　ｎｏｘ　も製造工程上決定され
るが、１００人程皮表極めて薄い膜である。一方、トン
ネル窓Ｔの厚さＴｎｏｘのばらつき量の絶体値にはおの
ずから限界があるので、トンネル窓Ｔの厚さＴ　ｎｏｘ
が薄くなるにつれて、トンネル窓Ｔの厚さＴ　ｎｏｘの
相対的ばらつきは大きくなる。トンネル窓Ｔの厚さＴｎ
ｏｘの相対的ばらつきが大きくなると、前記の式（イ）
から明らかなように、しきい値電圧のシフト量Δｖｔｈ
のばらつきも太き（なり、単一の記↑ａ装置に含まれる
各セル毎の動作特性がばらつくことになる。The thickness T nox of the tunnel window T is also determined based on the manufacturing process, but it is an extremely thin film on the skin surface of about 100 people. On the other hand, since there is naturally a limit to the absolute value of the variation in the thickness Tnox of the tunnel window T, the thickness Tnox of the tunnel window T
As T becomes thinner, the relative variation in the thickness T nox of the tunnel window T increases. Thickness Tn of tunnel window T
As the relative dispersion of ox increases, the above equation (a)
As is clear from the above, the threshold voltage shift amount Δvth
There is also a large variation in the operating characteristics of each cell included in a single device (↑a).

本発明の目的は、この欠点を解消することにあり、単一
の記憶装置に含まれる各セル毎の動作特性のばらつきを
解消する利益を発揮する構造を有する半導体記憶袋Ｗ（
電気的書き替え可能プログラマブルロム）を提供するこ
とにある。An object of the present invention is to eliminate this drawback, and the semiconductor memory bag W (
The aim is to provide electrically rewritable programmable ROMs.

・　［課題を解決するための手段〕 上記の目的は、フローティングゲート（ＦＧ）を存する
電界効果トランジスタ（１）をもって構成されるセルの
複数がマトリックス状に配置され、各セルを構成する電
界効果トランジスタ（１）のコントロールゲート（ＣＣ
）がワード線（Ｗ）に接続され、各セルを構成する電界
効果トランジスタ（１）のドレイン（Ｄ）がビット線（
Ｂ）に接続されてなり、情報書き込みにあたっては、前
記ビット線（Ｂ）のうちの選択された線と前記ワード線
（Ｗ）のうちの選択された線との間に一方向に高電圧を
印加し、情報消去にあたっては、前記ビット綿（Ｂ）の
うちの選択された線と前記ワード線（Ｗ）のうちの選択
された線との間に反対方向に高電圧を印加してなす半導
体記憶装置において、前記情報書き込み用及び情報消去
用回路には静電容量（Ｃ）が形成されてなり、該静電容
量（Ｃ）の誘電体（１）は前記電界効果トランジスタ（
１）のゲート絶縁膜（ＣＩ）と同一の層をもって構成さ
れ、しかも、ＦＥＴ（１）のゲート絶縁１１！（ＧＩ）
に形成されるトンネル窓の厚さと静電容ｉｔ　（Ｃ）の
誘電体（１）の厚さとはは一同一に形成されることによ
って達成される。- [Means for Solving the Problem] The above object is to provide a method in which a plurality of cells each including a field effect transistor (1) having a floating gate (FG) are arranged in a matrix, and the field effect transistor constituting each cell is arranged in a matrix. (1) Control gate (CC
) is connected to the word line (W), and the drain (D) of the field effect transistor (1) constituting each cell is connected to the bit line (W).
When writing information, a high voltage is applied in one direction between a selected bit line (B) and a selected word line (W). When applying voltage and erasing information, a high voltage is applied in the opposite direction between a selected line of the bit line (B) and a selected line of the word line (W). In the storage device, a capacitance (C) is formed in the information writing and information erasing circuits, and the dielectric (1) of the capacitance (C) is connected to the field effect transistor (
It is constructed with the same layer as the gate insulating film (CI) of FET (1), and the gate insulating film (CI) of FET (1)! (GI)
This is achieved by making the thickness of the tunnel window formed in and the thickness of the dielectric (1) of the capacitance it (C) the same.

〔作用］ 本発明に係る半導体記憶装置の情報書き込み・消去回路
には、静電容１ｃが形成されている。半導体記憶装置を
構成する１つのセルに着目すると、その等価回路は第５
図の如くなる。[Operation] A capacitor 1c is formed in the information write/erase circuit of the semiconductor memory device according to the present invention. Focusing on one cell that constitutes a semiconductor memory device, its equivalent circuit is the fifth cell.
It will look like the figure.

第５図、第６図参照 フローティングゲートＦＣを有する電界効果トランジス
タ（ＦＥＴ）ＦＥＴＩのコントロールゲー）ＣＧと前記
静電容ｆ！ｋＣとゲート電極・配線抵抗からなる抵抗Ｒ
とが直列に接続されている。Refer to FIGS. 5 and 6. Control gate (CG) of a field effect transistor (FET) FETI having a floating gate FC and the capacitance f! Resistance R consisting of kC and gate electrode/wiring resistance
are connected in series.

コントロールゲートＣＧに第６図に示すように情報書き
込み・消去電圧Ｖｌ）＋＋を時間Ｔｐ−だけ印加した時
に、コントロールゲートＣＧの電圧がＶｌｌｌ）まで上
昇する時間τは、この回路の時定数Ｃ・Ｒできまる。時
定数Ｃ−Ｒが大きくなると、コントロールゲート電圧が
印加電圧ＶＰＩ）まで上昇するに要する時間τは長くな
り、逆にコントロールゲートＣＧの電圧が印加電圧Ｖｐ
Ｉ）に達している実効書き込み・消去時間Ｔ’Ｐ−は短
くなる。When the information write/erase voltage Vl)++ is applied to the control gate CG for a time Tp- as shown in FIG. It is determined by R. When the time constant C-R increases, the time τ required for the control gate voltage to rise to the applied voltage VPI) becomes longer, and conversely, the voltage of the control gate CG increases to the applied voltage Vp
The effective write/erase time T'P-, which has reached I), becomes shorter.

静電容量Ｃの誘電体■はゲート絶縁ｐＣＩと同一の層か
ら形成されているので、ゲート絶縁膜Ｇｌに設けられる
トンネル窓Ｔの厚さ７ｎｏｘが薄く形成されて、トンネ
ル窓にか−る電界強度Ｅがおおきくなっても、静電容１
ｃの誘電体■もトンネル窓の厚さＴ　ｎｏｘと同様に薄
く形成されるので、静電容量Ｃがおおきくなり、時定数
Ｃ−Ｒがおおきくなり、コントロールゲートＣＧの電圧
が情報書き込み・消去電圧Ｖｌ）Ｐまで上昇する時間τ
が長くなり、その結果実効書き込み・消去時間Ｔ’ｐ−
が短くなって、式（イ）かられかるように、電界強度Ｅ
の増加分が自動的に補償され、しきい値電圧のシフト量
Δｖｔｈは一定となる。Since the dielectric material (2) of the capacitance C is formed from the same layer as the gate insulating film (pCI), the thickness of the tunnel window (T) provided in the gate insulating film (Gl) is made thin by 7nox, and the electric field across the tunnel window is reduced. Even if the strength E becomes large, the capacitance 1
Since the dielectric material c is also formed as thin as the tunnel window thickness Tnox, the capacitance C becomes large, the time constant CR becomes large, and the voltage of the control gate CG becomes the information writing/erasing voltage. Vl) Time to rise to P
becomes longer, and as a result, the effective write/erase time T'p-
becomes shorter, and as can be seen from equation (a), the electric field strength E
is automatically compensated for, and the shift amount Δvth of the threshold voltage becomes constant.

（実施例） 以下、図面を参照しつ＼、本発明の一実施例に係る半導
体記憶装置について説明する。(Embodiment) A semiconductor memory device according to an embodiment of the present invention will be described below with reference to the drawings.

第１図参照 フローティングゲートＦＣを有する電界効果トランジス
タ（ＦＥＴ）ＦＥＴＩをもって構成されるセルがマトリ
ックス状に配置され、各セルを構成する電界効果トラン
ジスタＣＦＥＴ）ＦＥＴＬのコントロールゲー１−ＣＧ
がワード線選択回路と接続されたワード線Ｗに接続され
、ドレインＤがピント線選択回路と接続されたビット線
Ｂに接続され、ソースＳが接地されている。書き込み・
消去回路とワード線選択回路との間に、本発明の要旨に
係る静電容量Ｃと抵抗Ｒとが接続されている。Refer to Fig. 1. Cells each having a field effect transistor (FET) FETI having a floating gate FC are arranged in a matrix, and control gate 1-CG of the field effect transistor (CFET) FETL constituting each cell.
is connected to a word line W connected to a word line selection circuit, a drain D is connected to a bit line B connected to a pinto line selection circuit, and a source S is grounded. write·
A capacitor C and a resistor R according to the gist of the present invention are connected between the erase circuit and the word line select circuit.

第５図再参照 静電容量Ｃの誘電体■は、電界効果トランジスタ（ＦＥ
Ｔ）ＦＥＴＩのゲート絶縁膜Ｇｌと同一の層をもって形
成され、しかもｍＴＬ体Ｉはトンネル窓Ｔの形成と同一
工程をもって膜厚形成がなされるので、同一半導体チッ
プ内に形成される誘電体Ｉの厚さとトンネル窓Ｔの厚さ
Ｔ　ｎｏｘとはは×同一となる。Referring again to Figure 5, the dielectric material of the capacitance C is a field effect transistor (FE).
T) Since it is formed of the same layer as the gate insulating film Gl of the FETI, and the thickness of the mTL body I is formed in the same process as the formation of the tunnel window T, the dielectric body I formed in the same semiconductor chip is The thickness and the thickness T nox of the tunnel window T are the same.

したがって、式（イ）に示すようにトンネル窓Ｔの厚さ
Ｔ　ｎｏｘが薄く形成され、トンネル窓Ｔにか−る電界
強度Ｅが高くなっても、誘電体■の厚さも同様に薄く形
成されるので静電容量Ｃがおおきくなり、回路の時定数
Ｃ−Ｒが大きくなって実効書き込み・消去時間Ｔ’ｐｗ
が短くなり、しきい値電圧のシフト量Δｖｔｈは自動的
に一定となる。Therefore, as shown in equation (a), even if the thickness Tnox of the tunnel window T is made thin and the electric field strength E across the tunnel window T becomes high, the thickness of the dielectric material (2) is also made thin. Therefore, the capacitance C increases, and the time constant C-R of the circuit increases, reducing the effective write/erase time T'pw.
becomes shorter, and the threshold voltage shift amount Δvth automatically becomes constant.

〔発明の効果〕〔Effect of the invention〕

以上説明せるとおり、本発明に係る半導体記ｆ、！装置
（電気的書き替え可能プログラマブルロム）においては
、情報書き込み・消去回路に静電容量が挿入されており
、この静電容量の誘電体は半導体記憶装置のセルを構成
する電界効果トランジスタ（ＦＥＴ）ＦＥＴのゲート絶
縁膜と同一の層をもって構成され、しかも、電界効果ト
ランジスタ（ＦＥＴ）ＦＥＴのゲート絶縁膜に形成され
るトンネル窓の厚さと静電容量の誘電体の厚さとははり
同一に形成されるので、しきい値電圧のシフトｆｔは、
トンネル窓の厚さに反比例し、情報書き込み・消去電圧
印加時間に比例する。そのため、トンネル窓の厚さが薄
く形成されてしきい値電圧のシフト量が大きくなろうと
しても、誘電体の厚さもトンネル窓の厚さと同様に薄く
形成されるので、静電容量が大きくなり、情報書き込み
・消去回路の時定数が大きくなって実効書き込み・消去
時間が減少してこれを補償し、しきい値電圧のシフト量
は自動的に一定となり、単一の記憶装置に含まれる各セ
ル毎の動作特性のばらつきは解消される。As explained above, the semiconductor description f,! according to the present invention is explained above. In the device (electrically rewritable programmable ROM), a capacitor is inserted in the information write/erase circuit, and the dielectric of this capacitor is a field effect transistor (FET) that constitutes the cell of the semiconductor memory device. It is composed of the same layer as the gate insulating film of a field effect transistor (FET).Moreover, the thickness of the tunnel window formed in the gate insulating film of the field effect transistor (FET) and the thickness of the capacitance dielectric are the same. Therefore, the threshold voltage shift ft is
It is inversely proportional to the thickness of the tunnel window and proportional to the information writing/erasing voltage application time. Therefore, even if the tunnel window is formed to be thin and the shift amount of the threshold voltage becomes large, the dielectric thickness is also formed to be as thin as the tunnel window, so the capacitance increases. , the time constant of the information write/erase circuit becomes larger and the effective write/erase time decreases to compensate for this, and the shift amount of the threshold voltage automatically becomes constant, so that each memory contained in a single storage device Variations in operating characteristics from cell to cell are eliminated.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例に係る半導体記憶装置（電
気的書き替え可能プログラマブルロム）の全体構成図で
ある。 第２図は、従来技術に係る半導体記憶装置（ｉｔ電気的
書替え可能プログラマブルロム）の全体構成図である。 第３図は、フローティングゲートを有する電界効果トラ
ンジスタ（ＦＥＴ）の断面図である。 第４図は、情報書き込み時と情報消去時とにおけるしき
い値電圧のシフト状況を示すグラフである。 第５図は、本発明の一実施例に係る半導体記憶装置の１
セルの等価回路である。 第６図は、情報書き込み・消去電圧印加時の印加信号と
、これに応答して変化するフローティングゲート電圧の
推移を示すタイムチャートである。 １・・・電界効果トランジスタ（ＦＥＴ）、ＣＧ・・・
コントロールゲート、 ＦＣ・・・フローティングゲート、 Ｄ・　・　・ドレイン、 Ｓ・・・ソース、 Ｗ・・・ワード線、 Ｂ・・　・ビット線、 Ｃ・・・静電容量、 Ｒ・・・抵抗、 Δνｔｈ　　・・・しきい（ｔｌＩ電圧シフト量、■・
・・誘電体、 Ｔ・・・トンネル窓、 Ｇｌ・・・ゲート絶縁膜、 ＶＰＩ）・・・書き込み・消去電圧、 Ｔｐｗ　　・・・書き込み・消去時間、τ・・・印加電
圧までに達する時間、 Ｔｎｏｘ　　・・・トンネル窓の絶縁膜の厚さ。FIG. 1 is an overall configuration diagram of a semiconductor memory device (electrically rewritable programmable ROM) according to an embodiment of the present invention. FIG. 2 is an overall configuration diagram of a semiconductor memory device (IT electrically rewritable programmable ROM) according to the prior art. FIG. 3 is a cross-sectional view of a field effect transistor (FET) with a floating gate. FIG. 4 is a graph showing the shift status of the threshold voltage when writing information and when erasing information. FIG. 5 shows a semiconductor memory device according to an embodiment of the present invention.
This is the equivalent circuit of the cell. FIG. 6 is a time chart showing the applied signal when applying the information write/erase voltage and the transition of the floating gate voltage that changes in response. 1... Field effect transistor (FET), CG...
Control gate, FC...Floating gate, D...Drain, S...Source, W...Word line, B...Bit line, C...Capacitance, R...Resistance, Δνth...Threshold (tlI voltage shift amount, ■・
...dielectric, T...tunnel window, Gl...gate insulating film, VPI)...writing/erasing voltage, Tpw...writing/erasing time, τ...time to reach the applied voltage, Tnox: Thickness of the insulating film of the tunnel window.

Claims (1)

【特許請求の範囲】 フローティングゲート（ＦＧ）を有する電界効果トラン
ジスタ（１）をもって構成されるセルの複数がマトリッ
クス状に配置され、 各セルを構成する電界効果トランジスタ（１）のコント
ロールゲート（ＣＧ）がワード線（Ｗ）に接続され、各
セルを構成する電界効果トランジスタ（１）のドレイン
（Ｄ）がビット線（Ｂ）に接続されてなり、 情報書き込みにあたっては、前記ビット線（Ｂ）のうち
の選択された線と前記ワード線（Ｗ）のうちの選択され
た線との間に一方向に高電圧を印加し、 情報消去にあたっては、前記ビット線（Ｂ）のうちの選
択された線と前記ワード線（Ｗ）のうちの選択された線
との間に反対方向に高電圧を印加してなす半導体記憶装
置において、 前記情報書き込み用及び情報消去用回路には静電容量（
Ｃ）が挿入されてなり、該静電容量（Ｃ）の誘電体（Ｉ
）は前記電界効果トランジスタ（１）のゲート絶縁膜（
ＧＩ）と同一の層をもって構成されてなる ことを特徴とする半導体記憶装置。[Claims] A plurality of cells each including a field effect transistor (1) having a floating gate (FG) are arranged in a matrix, and each cell has a control gate (CG) of the field effect transistor (1). is connected to the word line (W), and the drain (D) of the field effect transistor (1) constituting each cell is connected to the bit line (B). A high voltage is applied in one direction between the selected one of the bit lines (W) and the selected one of the word lines (W). In a semiconductor memory device formed by applying a high voltage in the opposite direction between a line and a selected one of the word lines (W), the information writing and information erasing circuits have a capacitance (
C) is inserted, and the dielectric (I) of the capacitance (C)
) is the gate insulating film (
1. A semiconductor memory device comprising the same layer as GI).