JPH01276641A - 半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子デバイスの製作に、より特定すれば、デ
バイスおよび集積回路における半導体領域を分離する平
坦化分離領域の製作に関する。

［従来の技術］ 半導体技術において、電気的に分離するために半導体基
板において誘電領域を設けることは周知である。隣接す
る半導体領域間の相互作用および寄生容量を低減し、か
つ半導体基板と相互接続のために使用される上に載って
いる導体との間の寄生容量を低減するために絶縁層分離
が利用されている。

シリコンは最も普通に使用される半導体であり、そして
酸化シリコンは、シリコンとのその優れた融和性のため
に、最も普通に使用される分離誘電体である。しかし、
他の半導体および分離誘電体も使用される。「絶縁層分
離」および「酸化物分離」という用語は、本明細書では
、−膜内に、電気的絶縁体を有する分離領域を指すため
に利用される。分離領域は全体が誘電体であることもで
きるし、あるいは例えば、多結晶半導体コアを有する誘
電体ライナまたは側壁のような、誘電体と導体の組合わ
せであることもできる。

説明の便宜上、典型的半導体材料としてシリコンを利用
して、この発明について述べる。しかし、これは限定し
ようとするものではなく、当業者は他の半導体（例えば
ｍ−ｖ、■−■）もまた使用され得ることを理解するで
あろう。当業者はまた、その酸化物、窒化物、酸化窒化
物および層状構成が実施例となっている多くの異なる誘
電体が使用され得ることも理解するであろう。酸化シリ
コン、窒化シリコンおよびそれらの組合わせは良好な誘
電体である。

分離半導体デバイスアイランド（島）を生成するために
、絶縁層分離が利用される場合、所望の素子を形成する
ために必要なそれ以後の処理および相互接続が容易に実
行され得るように、分離領域はできるだけ平坦な表面ト
ボロジイであることが望ましい。重要な要件は、分離プ
ロセスによって引起される半導体アイランドの欠陥がで
きるだけ少なく、従って半導体特性（例えば、キャリア
寿命、再結合速度、移動度等）および結果として得られ
る素子特性への影響を最少にすることである。さらに別
の要件は、分離プロセスはできる限り単純で高歩留りと
低製造費を促進することである。

例えば、ＬＯＧＯ３（シリコンの湯部酸化）およびＲＯ
Ｉ（埋込み酸化物分離）のような多種多様な酸化物分離
プロセスが周知である。

［発明が解決しようとする課題］ しかし、これらのおよびその他の従来技術の分離プロセ
スは多くの周知の制限を受けており、それらの制限は常
に高度になる複雑性、バッキング密度、および性能を持
つ素子および回路を構成しようとするにつれて、ますま
すきびしくなる。臨界素子寸法が低減するに応じて、例
えば、そのような従来技術プロセスは素子の尺度に比例
した尺度で製作していないために、とりわけ、無駄なチ
ップ領域の割合が増加することが判っている。そのよう
なプロセスのためにしばしば、分離領域が半導体アイラ
ンドに接触するウェーハ表面における望ましくない「バ
ーズビーク」を生ずる。さらに、そのようなプロセスに
よってまた、半導体アイランドに強力に残留ストレスを
生ずることもあり得る。これらの影響のために性能を劣
化させ、費用を増加させる。

従って、本発明の目的は、分離領域が半導体表面に関し
て平坦化されている半導体基板における絶縁層分離領域
を形成する改良手段および方法を提供することである。

本発明の別の目的は、そのような平坦化絶縁層分離領域
を提供すると同時に、分離されている半導体アイランド
における欠陥形成を最少化することである。

本発明の別の目的は、そのような平坦化絶縁層分離領域
および分離されている半導体アイランドにおける最少の
欠陥形成を提供し、同時に分離領域と半導体アイランド
の正確な寸法調節を維持することである。

本発明のなお別の目的は、そのような平坦化絶縁層分離
領域を提供し、同時に単純な、しかも製造能力を改善し
て費用を低減するための他のプロセス段階と十分に融和
できるプロセスを利用して分離されている半導体アイラ
ンドにおける欠陥形成を最少化することである。

本発明のなお別の目的は、上昇した温度で比較的短時間
を利用するプロセス、すなわち、小さいｐｘｔ（拡散係
数Ｘ時間）積、を使用して以前にドープした素子領域へ
の不利な影響を最少化する、そのような平坦化絶縁層分
離領域および、分離されている半導体アイランドにおけ
る最小の欠陥形成を提供することである。

本明細書で使用されている、「平坦化した（ｐｌａｎａ
ｒｉｚｅｄ）　Ｊあるいは「平坦化（ｐｌａｎａｒｉｚ
ａｔｌｏｎ）Ｊという用語は、急なステップ、突起部あ
るいは陥没部の殆どない、そして残留するどんな急な表
面形状またはステップの高さがそのような形状またはス
テップをつなぐあるいは埋めようとする次の層の厚さに
比較して小さい、はぼ平滑な上表面を有する構造を指す
ものである。平坦化表面はまた、はぼ平らであることも
望ましいが、平滑性の方が平坦性より重要であり、そし
て絶対的な平坦性は必要とされない。

［課題を解決するための手段および作用］基板面に与え
られた分離マスクによって、その間に乱されていない半
導体アイランドを残す、選択的異方性エツチングを利用
して、１つ以上のみぞが半導体基板にエッチされている
本発明によって、前述のおよび他の目的および利点が獲
得される。誘電体のような低温材料が同じ形になるよう
に（ｃｏｎｒｏｒｌａｌ　ｌｙ）与えられて、はぼ半導
体アイランドの高さまでみぞを埋め、そして半導体アイ
ランドの上まで延びる。みぞの形状に対応するが、所定
量だけ横方向に小さい閉鎖領域を有する平坦化エッチマ
スクが同じ形の材料に与えられる。この閉鎖領域は、み
ぞの深さにほぼ等しい厚さを有するみぞの同じ形の材料
部分を覆う。平坦化マスクの開領域は半導体アイランド
の上およびみぞの周辺におけるこれらの同形の材料部分
を露出したままにするが、そこでは同形の層がみぞの側
壁に沿って立上り、そしてみぞの深さを超える厚さを持
っている。露出した材料は半導体アイランドの高さまで
エツチングされる。

異方性みぞエツチング後、そして同形材料を置く前に基
板の短期等方性エツチングを実行して、分離マスクを僅
かに切込むことが望ましい。良好な実施態様では、次い
で、薄い熱酸化物層がみぞの底部および側壁に成長され
る。この熱酸化物の厚さは、望ましくは熱酸化物の外表
面がみぞ側壁の最上部において分離マスクの縁と一列に
並ぶように調節される。これによって、みぞを埋める材
料の次のエツチング中、半導体アイランドの縁を保護す
る。

なお、平坦化エツチングマスクは、みぞを埋める材料に
比較して、できるだけ大きい差動エツチング比を持つこ
とが望ましい。みぞを埋める材料が多結晶半導体である
場合には、平坦化エツチングマスクは酸化物、窒化物あ
るいはその組合わせであることが望ましく、モしてみぞ
を埋める材料が酸化物、窒化物あるいはその組合わせで
ある場合、平坦化マスクは、例えばポリシリコンのよう
な多結晶半導体であることが望ましい。レジストもまた
単独にあるいはハードマスクと組合わせで使用すること
ができる。

［実施例コ 以下の説明で、および第１図〜第１６図においては、若
干の領域が特定材料、導電率および／または型式である
として示されている。しかし、これは単に説明の便宜の
ためであって、限定しようとするものではない。当業者
は、本明細書の説明を基礎として、種々の半導体および
誘電体材料が使用され得ること、および半導体基板の種
々の領域のドーピングは変更されて異なるデバイス機能
を獲得できることを理解するであろう。なお、代表的領
域の層の厚さおよび寸法の種々の実施例が、最新式ＩＣ
に利用されるのに適したバイポーラトランジスタが形成
されている場合に対して与えられるが、これらは単に理
解への補助手段としてであり、当業者には、これらの寸
法がより大きいあるいはより小さい寸法に決められて、
異なるデバイスおよび機能を達成し得ることが理解され
るであろう。当業者はそのような変化例が本説明および
周知の原理に基づいていかに形成され得るかを理解する
であろう。

第１図〜第１４図は、本発明の好ましい実施例による半
導体基板の一部分の異なる製作段階における単純化した
断面図を示す。先ず、第１図では、半導体基板１０（例
えばＰまたはＰ−シリコン）はそこに埋込層１２（例え
ばＮ＋）を有し、その上に表面１６を有する半導体領域
１４（例えば、Ｎ−エビ）が形成されている。層１２と
１４は代表的に、厚さ十分の数マイクロメータから数マ
イクロメータの範囲であり、高性能バイポーラＩＣにと
って約０．６〜０．９マイクロメータが代表的であって
、約０．７マイクロメータが都合がよい。そのような層
および領域を形成する手段は通常であり、当業者には周
知である。

表面１６の上には、半導体表面部分１６Ａ−Ｃをおおう
開放領域２ＯＡ−Ｃおよび、表面部分１６Ｄ−Ｅをおお
う閉鎖領域２０Ｄ−Ｅを有するハードマスク２０がある
。閉鎖領域２０Ｄ−Ｅは、例えばトランジスタ、抵抗器
および同種のもののようなデバイスの構成のために半導
体アイランドが所望される場所に対応し、そして開放領
域２０Ａ−Ｃは半導体アイランドを分離しようとする絶
縁層分離領域の場所に対応する。半導体アイランドは代
表的に、数マイクロメータから数千マイクロメータ以上
までの範囲の横方向の寸法を持つことができる。例えば
、複雑なＩＣで利用されるバイポーラデバイスの場合、
２から５マイクロメータの横方向寸法のある半導体アイ
ランドが普通であり、より小さい横方向寸法にも大きい
関心が持たれている。

基本的にマスク２０は、半導体１４をエツチングする材
料に対して抵抗性であって、表面部分１６Ｄ−Ｅを保護
するはずであるが、一方みぞは開口２ＯＡ−Ｃの下の半
導体１４の表面部分１６Ａ−Ｃに形成される。マスク２
０はまた、耐酸化性であることが望ましい。そのような
マスク材料は当業者に周知である。マスク２０は都合の
よいことに、酸化シリコン層２２および窒化シリコン層
２４から形成されているが、上述の特性を有する他の材
料もまた利用することができる。層２２は代表的に、０
．０２〜０．２マイクロメータの範囲の厚さ、０．０７
マイクロメータが代表的であるが、を有する熱成長二酸
化ケイ素である。層２４は代表的に、ＣＶＤ％ＬＰＣＶ
ＤＳＰＥＣＶＤ１スパッタリングあるいは当業者に周知
の他のプロセスによって形成された、厚さ約０．０６〜
０．６マイクロメータの範囲で、約０．３マイクロメー
タが都合のよい、窒化シリコンである。層２２．２４を
エツチングして開口２ＯＡ−Ｃを形成する手段は当業者
に周知である。

半導体１４の表面１６の部分１６Ａ−Ｃは開口２ＯＡ−
Ｃを介してエツチングされて、それぞれ底部２８と、底
部２８から表面１６に延長する側壁３０を有するみぞ２
６Ａ−Ｃを形成する（第２図参照）。底部２８は、表面
１６から、好ましくは埋込み層１２とエビ（タキシャル
）層１４間の中間層３４の僅かに上までの深さ３２にな
っている。みぞ２６Ａ−Ｃは半導体１４の異方性エツチ
ングによって形成されることが望ましく、従ってマスク
２０の閉鎖領域２０Ｄ−Ｈの縁の切込みは殆どないか全
くない。その側壁がほぼ垂直に下降するまたはマスク縁
から内側にテーパする（マスク縁の下で切込まれるので
なく）みぞを生成するための、半導体材料の異方性エツ
チング手段は当業者に周知である。

調節された量の切込み（ｕｎｄｅｒｃｕｔｔ　ｉｎｇ）
が望ましいので、みぞエツチングが完全に異方性（ａｎ
ｔｓｏｔｒｏｐｉｃ）であること、すなわちゼロ切込み
である必要はない。しかし、これは、高度に異方性の垂
直エツチングを利用してみぞに必要な材料の大部分を除
去し、次いで例えば湿式エツチングのような、余り異方
性でない、あるいは等方性の短時間エツチングを行なっ
て、調節された量の切込みを与えることによって、最も
都合よく得られる。この結果は第３図に示されており、
そこでは側壁３０と底部２８は等方性エツチングされて
いて側壁３０を、マスク２０の閉鎖部分２０Ｄ−Ｈの縁
の下に少量３６の差をつけて位置ぎめする。同時に、底
部２８は層１４内に少し深く移動し、そして交差部３４
に達することもできる。これは多くのデバイス構造にと
って望ましく、従ってみぞ２６Ａ−〇の下には殆どある
いは全く軽くドープされた材料（例えばＮ−）は無く、
従って寄生埋込み反転層またはチャネルを生ずる機会は
少ない。百分の数マイクロメータから十分の数マイクロ
メータの範囲での切込み量が適切であり、約０．０５〜
０．１マイクロメータが代表的である。より一般的には
、切込み量３６（あるいは第４図の誘電体厚さ４２）は
最小半導体アイランドの横方向寸法の５％から１０％以
下であることが望ましい。

次に（第４図参照）、厚さ４２を有する薄い同形の（ｃ
ｏｎｌ’ｏｒ＋ｍａｌ）誘電体４０が、みぞ２６Ａ−Ｃ
の側壁３０および底部２８上に与えられる。層４０は、
みぞ２６Ａ−Ｃを埋めるために使用される材料を平坦化
することに関連する次のエツチング段階中、侵蝕から半
導体アイランド１４Ｄ−Ｅの側壁３０を保護するもので
あり、かつ本発明の重要な特徴である。

層４０は都合のよいことに、酸化できる基板の場合には
、例えば、露出した半導体の熱酸化によって設けられる
が、しかし当業者に周知の同形コーティング技術もまた
、利用することができる。

層４０は、層４０の外表面４４がマスク２０の閉鎖部分
２０Ｄ−Ｅの縁２１とほぼ整列するような厚さ４２を持
つことが望ましい。熱酸化が誘電体層４０を生成するた
めに利用され場合、側壁３０と底部２８上の半導体が層
４０の成長中、幾分消費されて、層４０の厚さ４２が切
込み量３６を超えることになる。ｍ４２を量３６で除算
した比率は、成長した酸化物が酸化物形成中に消費され
た基板材料を容積で超過する量から容易に決定すること
ができる。この比率は別の材料の組合わせに対しても当
業者には周知であり、あるいは、不適すな実験をせずに
容易に決定することができる。

例えば、半導体１２．１４がシリコンから成り、切込み
量３６が、例えば約０．０５マイクロメータである場合
に、半導体１２．１４の熱酸化によって生成される層４
０の厚さ４２は約１．０マイクロメータである。

例えばシリコンに関して、層４０を生成するために熱酸
化が利用される場合に、これは分離プロセスにおける唯
一の高温（すなわち、〉９００℃）段階であり、そして
層４０は比較的薄いので、必要とされる厚さを生成する
ためにごく短時間が要求されるにすぎない。従って、Ｄ
Ｘｔ（拡散係数Ｘ時間）積は本来、小さく、そして半導
体のすでにドープされた領域への影響は最小にされてい
る。

分離プロセスに関連するＤＸｔ積は、高圧酸化を利用し
て層４０を形成することによってなお低減することがで
きるが、それはこれによって酸化温度をなお一層、例え
ば７００〜９００℃の範囲まで下降させることができ、
その場合、半導体デバイス製作のための多くの当該ドー
パントの拡散係数は非常に小さいからである。

１つ以上のみぞ２６Ａ−Ｃの底部に、チャネルストップ
として作用する増強ドーピングの領域（例えば、ｐ＋）
を設けることは、しばしば望ましい。これらの領域は単
純化するために第１図〜第１６図から省略しであるが、
そのようなチャネルストップ領域が含まれ得ることを当
業者は理解するであろう。それらはエビ層１４の成長以
前あるいはその後、例えば第１図〜第１４図のいずれか
で示される段階において、生成することができる。イオ
ン注入は、そのようなチャネルストップを生成する便利
な方法である。イオン注入を利用しようとする場合、都
合のよいことに、チャネルストップ用ドーピングは、よ
り低い注入加速電圧が利用されｉ）るようにするために
、比較的少量の材料が浸透されねばならないプロセス中
の段階において、例えば第２図〜第４図の段階中に、与
えられると好都合である。第４図で示される段階におい
て与えられる場合には、誘電体４０が保護注入スクリー
ンとして都合よく作用する。しかし、チャネルストップ
用ドーピングはまた、第１図あるいは第１２図〜第１４
図で表わされる段階においても与えられることができる
。

層４０の形成に続いて、共形層（ｃｏｎｆ’ｏｒＩＩｌ
ａｌ　１ａｙｃｒ）４６が設けられてみぞ２６Ａ−Ｃ（
第５図参照）を埋める。

層４６は、少なくとも表面１６の高さあたりまで、そし
て好ましくは少なくとも誘電体層２２または２４の高さ
まで、みぞ２６Ａ−Ｃを埋めるよう選択された厚さ４８
を有する（例えば、ここで与えられた代表的な層の厚さ
に対して約０．７〜０．８マイクロメータ）。層４８ｉ
；１ｃＶＤＳＬＰＣＶＤあるいはＰＥＣＶＤによって都
合よく形成されるが、ＬＰＧＶＤがより好まれる。一般
に、これらのプロセスは層４０を形成するのに必要なそ
れより少ないか等しい温度で、かつ比較的短時間、実行
されるので、層４６の被着によってＤ×を積に与える影
響は無視できる。

層４６は誘電体あるいは、例えばポリシリコンのような
導体であってよいが、誘電体の方がより低い寄生容量を
備えるので好まれる。酸化シリコン、窒化シリコンある
いはそれらの組合わせは、層４６としての適切な誘電体
材料の実施例である。

層４６が、半導体アイランド１４Ｄ−Ｅ上の層２４に関
して差動的にエツチング可能であることは重要である。

ポリシリコンおよび酸化シリコンは両方とも、層２４が
窒化シリコンである場合のこの要件を満足させる。

層４６は共形であるので、それはみぞ２６Ａ−Ｃおよび
半導体アイランド１４Ｄ−Ｅを含む全構造をおおい、は
ぼ等しい厚さで表面の外形に従う。

これによって第５図に示される構造を与える。

層４６は都合のよいことに、厚さ５２の差動的にエツチ
ング可能なマスキング層５０でおおわれており、この層
５０は後にハードマスクとして役立つ。層５０は望まし
いが、必須というわけではない。層５０は半導体でも、
誘電体でも、金属でも、あるいはその組合わせであって
もよいが、その理由は、プロセスにおけるその唯一の機
能がマスクとして作用することであって、それは後に完
全に除去されるからである。層４６が、例えば酸化シリ
コン、窒化シリコンあるいはそれらの組合わせのような
誘電体である場合、ポリシリコンは層５０として特に好
都合である。約０．２〜０゜５マイクロメータのポリシ
リコンの厚さが適切であり、約０．　３マイクロメータ
が都合がよい。層４６が酸化シリコン、あるいはポリシ
リコンである場合に、窒化シリコンは層５０として適切
な別の材料の例である。層５０は共形に被着されると都
合がよいが、これは必須というわけではない。

ＣＶＤおよびＬＰＣＶＤは、当業者には周知の便利な堆
積技術である。

次いで第５図の構造は、例えばホトレジストあるいはガ
ラスのような、比較的厚いマスキング材料５４で覆われ
る。その結果は第６図に示されている。層５４は都合の
よいことに構造をほぼ平坦化するように引延ばされてい
るが、これは必須というわけではない。そのような弔坦
化付料およびマスキング技術に関するこれ以上の詳細は
、同時係属関連特許出願、Ｚｄｅｂｅｌ−Ｌ同上の個所
で与えられるが、引用してここに取入れる。層５４は、
少なくともみぞ領域２６Ａ−Ｃの上方の層４６．５０に
おけるくほみを埋めるに足る厚さがあることが望ましい
。この状況では、層５４の上表面５６は半導体アイラン
ド１４Ｄ−Ｅの上方の層５０の上表面５５にまたはその
上方にあるか、あるいは任意層５０が省略される場合、
層４６の上表面４７にまたはその上方にある。層５４と
してホトレジストが特に都合がよいが、これはその上に
別の感光マスクの必要性を取除いているからである。

当業者に周知の手段を利用して、層５４はエツチングさ
れて、領域２６Ａ−Ｃに対応するが、より狭い横方向寸
法の領域５４Ａ−Ｃを残す（第７図と第１６図参照）。

例えば、横幅６０の領域５４Ｂは、マスク縁２１間の横
幅６２および、層５０が上昇して半導体アイランド１４
Ｄ−Ｅ上に同じ形状に延長する場合の層５０の部分５０
Ｇ−Ｈ間の（あるいは層５０が省略される場合は部分４
６Ｇ−Ｈ間の）横幅６１を有するみぞ２６Ｂの上方に設
けられる。領域５４Ｂはマスク部分２０Ｄ−Ｅの縁２１
から二６４．６５だけ、そして層５０の部分５０Ｇ−Ｈ
から（または、層５０が省略される場合には層４６の４
６０−Ｈから）ギャップ６６．６７だけ離される。領域
５４Ｂの幅６０は層５０の部分５０Ｇ−Ｈ間の（または
層５０が使用されない場合には層４６の４６０−Ｈ間の
）幅６１より小さくすることが重要であり、そうでなけ
れば、５４Ｂのいずれかの部分が部分５０Ｇ−）１また
は４６Ｇ−Ｈの上に延長した場合に、部分５４Ｂに高い
***が生ずることになる。

そのような高さの***は回避されるべきである。

第１６図は第７図の構造の単純化した複合平面図であり
、半導体アイランド１４Ｄ−Ｈに関するマスク部分５４
Ａ−Ｃ，マスク２０Ｄ−Ｅとマスク縁２１、側壁３０上
の層４０、上昇して側壁３０上を越える場合の領域４６
Ｇ−Ｊと５００〜Ｊ１およびギャップ６６と６７から成
る横方向配置を示す。理解を容易にするために、領域５
４Ａ−Ｃは陰影をつけられ、半導体アイランド１４Ｄ−
Ｅは点をつけられている。ここでの記述に基づいて、マ
スク領域５４Ａ−Ｃの形状はマスクｅＲＦｊｃ２０Ｄ−
Ｅ　（および半導体アイランド１４Ｄ−Ｅ）の形状に相
補的であること、および例えばマスク領域５４Ｂとマス
ク領域２０Ｄ−Ｅ間の横方向間隔６４．６５は厚さ４２
（層４０の）と、４８（層４６の）と、５２（任意層５
０の）とギャップ６６．６７との和によって決定される
こと、およびこれらの寸法が慎重に、かつ都合よく、製
作中に制御され得ることが理解されるであろう。マスク
５４Ａ−Ｃがどのようにマスク２０Ｄ−Ｅから導出され
るかについての別の詳細は、同時係属出願Ｚｄｅｂｅｌ
−１、同上の個所で与えられる。

層４６．５０は同形であるので、半導体アイランド１４
Ｄ−Ｅ上の厚さ６８とみぞ２６Ａ−Ｃ上の厚さ６９はほ
ぼ等しい。

ギャップ６６．６７は、例えば同時係属出願Ｚｄｅｂｅ
ｌ−１に示されるように、別の平坦化層を加えることに
よって、あるいは本書で示されるように、少し加熱して
、例えば部分５４Ｂを、部分４６Ｇ−Ｈ上の高い***な
しに幅６１が埋まるように流れさせることによって、埋
めることができる。いずれの方法でもうまくゆく。結果
は第８図に示される。当業者には理解されるであろうが
、ギャップ６６．６７を埋める他の技術も、マスク部分
５４Ｂを部分４６Ｇ−Ｈ上に延長させないものであれば
、利用することができるが、それはこのことによって部
分５０Ｇ−Ｈに隣接する部分４６Ｇ−Ｈの一部をエツチ
ングからマスクする傾向があり、その結果、望ましくな
い誘電スパイクが部分５０Ｇ−Ｈの側面沿いに残される
ことがあり得るからである。

当業者には前記説明に基づいて理解されるように、みぞ
２６Ａと２６Ｃ内のマスク部分５４Ａと５４０、および
部分４６１と４６Ｊに関して、それぞれ類似の条件が存
在する。

任意層５０が使用される場合、第８図の構造はエツチン
グされて、マスク部分５４Ａ−Ｃによって保護されてい
ないこれらの層５０の部分を除去する。エツチングは層
４６あるいはマスク５４の材料より高速で層５０の材料
を侵蝕すべきである。

適切なエツチング用剤は当業者には周知である。

これによって第９図に示される結果を生ずる、すなわち
層４６の上表面４７は領域５４Ａ−Ｃ間で露出する。層
５０の部分５０Ｇ−Ｊはなおそのままである。

次に、第９図の構造は層４６の材料を優先的に侵蝕する
、すなわち層５０の材料をエツチングするより高速で層
４６の材料をエツチングする、エツチングにさらされる
。適切なエツチング用剤は当業者には周知である。この
エツチング段階は、表面４９上の層４６の部分（第１０
図参照）が除去されるまで続行される。表面４９は層２
２の上部と殆ど水平になっている。このプロセスにおい
て、アイランド１４Ｄ−Ｅ上の層４６の部分は完全に除
去され、そして部分４６Ｇ−Ｊにおける層４６のより厚
い部分は、大体マスク部分５４Ａ−Ｃの下の層４６の部
分の厚さにまで、そして層２２の上表面と大体水平に、
低減される。マスク部分５４Ａ−Ｃおよび層５０の部分
５０Ｇ−Ｊが次いで除去されて、第１１図に示される構
造を残す。最初の厚さと層４６のエッチバックを少し調
整することによって、表面４９は表面１６あるいは層２
２または２４の上表面と一列に並ぶことができる。層２
２と２４は比較的薄いので、高度の精度は要求されない
で、前述のプロセスによって、みぞ２６Ａ−Ｃにおける
層４６の部分４６Ａ−Ｃにそれぞれ表面４つを与え、そ
れは半導体アイランド１４Ｄ−Ｅの上方の層２４の表面
２５に関してほぼ平坦化される。

第１１図の構造は、種々のトランジスタの製作に直接、
利用することができる。半導体アイランド１４Ｄ−Ｅの
上方にエツチングと酸化に耐える層の組合わせ２２．２
４が存在することは、それが自己整列「マスタマスク」
型デバイス製作手順にとって必要とされることの多い層
構成を提供するので、特に都合がよい。例えば、ＩＣ用
マスタマスク製作手順を説明する米国特許、ＲＥ（再発
行）第３０，２８２号、第４，１９９．３８０号および
、第４，４４３，９３２号を参照されたい。

しかし、第１２図〜第１４図に示されるように、デバイ
ス製作に入る前に、さらに処理することもできる。

第１２図では、耐酸化層２４は差動エツチングによって
除去されている。第１３図では、結果として得られた構
造がエツチングされて、下にある層２２を除去する。同
時に、表面４９もまた、この実施例では、半導体アイラ
ンド１４Ｄ−Ｅの表面１６Ｄ−Ｅに関してほぼ平坦化さ
れた表面７゜の高さにまで少しエツチングされる。

第１４図は、例えば、バッチにおけるウェーハの、ある
いはウェーハごとのエツチングの不完全な均一性による
ような、部分４６Ａ−Ｃがオーバエツチングされた場合
の状態を示す。例えば、熱酸化物の層４０はアイランド
１４Ｄ−Ｅの側壁３０を、みぞ２６Ａ−Ｃの分離部分４
６Ａ−Ｃのオーバエツチングの間、エツチング用剤にさ
らされないよう保護する。例えば、部分４６Ｇ−Ｊを除
去する異方性エツチング中のように、窒化物層２４がア
イランド１４Ｄ−Ｅ上にまだ存在する間にオーバエツチ
ングが発生する場合には、側壁３０は、側壁３０をこえ
て延びている層２４の突出縁と層４０との組合わせによ
って保護される。例えば第１２図の段階におけるように
、層２４がすでに除去された場合には、側壁３０に沿っ
た層４０の部分が側壁３０を保護し続ける。このことは
、層４０の良好な熱酸化物が、例えば層４６として使用
される被着酸化物より低いエツチング速度を有しており
、従ってより低速でエツチングがなされるからである。

これによって、部分４６Ａ−Ｃが表面１６Ｄ−Ｅの高さ
以下にエツチングされている間でさえ、側壁３０はカバ
ーされたままである。

側壁３０を不完全エツチングの影響から保護することは
本発明の重要な特徴であるが、それは、そうすることに
よって、半導体アイランド１４Ｄ−Ｅの側壁に欠陥ある
いは偽チャネルが形成するかも知れないという可能性を
減少させるからである。これは、アイランドに連続して
形成されるデバイスの製造能力を大いに改善している。

また、例えばポリシリコンが層４６の材料として使用さ
れる場合、あるいはより一般に、層４６とアイランド１
４Ｄ−Ｅが同じ材料から成るものである場合、側壁３０
の保護は特に重要である。この場合、側壁３０は層４６
に対して利用されるエツチング用剤によって侵蝕され、
そして層２２または２４および４０は半導体アイランド
１４Ｄ−Ｅへの実質的な切込みが層４６のオーバエツチ
ングを生じないようにする。

第１５図は第１３図の構造をとり、次にその中にバイポ
ーラトランジスタを形成した結果を示す。

そこで第１５図を見ると、コレクタ領域８０（例えばＮ
−）、ベース領域８２（例えばＰ）およびエミッタ領域
８４（例えばＮ＋）が半導体アイランド１４Ｄに形成さ
れ、モしてコレクタコンタクト領域８１（例えばＮ）お
よび８５（例えばＮ＋）は半導体アイランド１４Ｅに形
成される。

当業者には周知の手段によって、エミッタ領域８４は導
体９０によって接触され、ベース領域８２は導体９２に
よって接触され、モしてコレクタコンタクト領域８５は
導体９５によって接触される。理解の便宜上、導体９０
．９２．９５は陰影をつけである。

半導体アイランド１４Ｄ−Ｈにおいて形成されるデバイ
スは特にコンパクトであることができるが、それはアイ
ランド１４Ｄ−Ｅと、分離みぞ２６Ａ−Ｃと、再埋込材
料５０および４６Ａ−Ｃの横方向寸法が、発明によるプ
ロセスと共に、慎重にかつ正確に制御され得るからであ
る。僅かの所定横方向切込み量３６および／または層４
０からの横方向酸化量４２の他に、半導体アイランド１
４Ｄ−Ｅへの何の侵入もない。さらに、側壁３０の高品
質および、アイランド形成中にアイランド１４Ｄ−Ｈに
もたらされる欠陥のないことは、すぐれたデバイス特性
および良好な製造歩留りの一因となっている。分離層４
０．４６の組成を調整することによって、アイランド１
４Ｄ−Ｈに導入されるストレスは最小にすることができ
る。

当業者にとって明らかなように、電気的分離用誘電体を
備える半導体デバイスのための平坦化分離領域を得る手
段および方法が提供されており、その方法はすぐれた寸
法上の制御およびプロセス制御が必須である非常に小型
の構造に特に適しており、製作中の半導体アイランドへ
の横方向侵入が僅かなものにされ、かつ効果的に利用さ
れて半導体アイランドをオーバエツチングから保護する
ので、より小型構造が製作可能であり、発明によるプロ
セスは低温で実行され得るので、ＤＸｔ（拡散係数Ｘ時
間）積は最小化され、よって以前にドープされた領域の
移動（ｍｉｇｒａｔｉｏｎ）を最小化しており、半導体
アイランドにおける欠陥形成も同様に低減され、そして
結果として得られた分離領域は制御された寸法と実質的
に乱されていない特性を有する半導体アイランドを分離
する。

本発明の方法について、シリコン半導体処理およびバイ
ポーラトランジスタに特に適した実施例をあげて説明し
て来たが、この方法は材料の他の組合わせおよび他のデ
バイス構造にも利用され得ることを、当業者は理解する
であろう。従って、本明細書の記述に基づいて当業者が
思いつくであろうような変形例等は、以下の特許請求の
範囲に含まれると考えられる。

【図面の簡単な説明】

第１図から第１４図までは、本発明による、かつ異なる
製作段階における半導体基板の１部分の単純化した概略
断面図を示す。 第１５図は、第１４図の半導体基板をなお処理した後、
その中に半導体デバイスを生成した状態を示す断面図で
ある。 第１６図は、第７図の半導体基板の部分の単純化した複
合平面図であって、使用された数個の層およびマスクの
横方向相対位置を示すものである。 １０：基板、　１２：埋込層、 １４：半導体領域、　１６表面、 ２０：マスク、 ２ＯＡ、２０Ｂ、２０Ｃ：開放領域、 ２０Ｄ、２０Ｅ、２０Ｆ：閉鎖領域、 ２２：酸化シリコン層、 ２４：窒化シリコン層、 ２８：底部、　３０：側壁、 ３４：中間層、 ３６：アンダーカッティング量、 ４０：誘電体層。 特許出願人　モトローラ・インコーポレーテッド代理人
　弁理士　池　内　義　明

Claims (1)

1. 【特許請求の範囲】 １、半導体デバイスのための１つ以上の絶縁層分離領域
   を形成するプロセスであって、 主表面を有する半導体基板を設ける段階と、この主表面
   上に、基板のエッチングに対して抵抗性があり、かつ絶
   縁層分離領域が所望されている表面まで延びている縁の
   ある１つ以上の開口を有する第１のマスクを形成する段
   階と、 前記開口を介して基板をエッチングして、表面から基板
   へ伸びているみぞを形成し、該みぞが表面から垂直方向
   の第１の距離を置いた底部と、第１のマスクの下で開口
   の縁から横方向の第２の距離で置かれた側壁とを有して
   いる段階と、 前記みぞの底部と側壁上に、マスク縁とほぼ整列してい
   るみぞ側壁上の外表面および第１の距離より小さい第１
   の厚さを有する第１の誘電体を形成する段階と、 第１の誘電体上に、第１の距離から第１の厚さを減算し
   たものと等しいか、それより大きい第２の厚さを有する
   第２の誘電体を形成する段階と、第２の誘電体上に、第
   １のマスクの開口に対応し、第１のマスクの開口内に横
   方向に置かれ、そして少なくとも第２と第３の厚さの和
   だけ横方向に第１の開口より小さい１つ以上の閉鎖領域
   を有する第２のマスクを設ける段階と、 第１のマスク上方の第２の誘電体層の少なくとも第１の
   部分を除去し、一方みぞを実質的に埋める第２の誘電体
   層の少なくとも第２部分を残す段階と、および、 第２のマスクを除去する段階、 とを具備することを特徴とする前記プロセス。 ２、さらに、（ｉ）第２のマスクを設ける前に、第２の
   誘電体上に、第３の厚さを有する多結晶半導体層を形成
   する段階と、（ｉｉ）第２のマスクを設けた後、第２の
   マスクの開放領域における多結晶半導体層の部分を除去
   する段階とを備えている特許請求の範囲第１項記載のプ
   ロセス。 ３、半導体デバイスにおいて平滑に埋められたみぞを形
   成するプロセスであって、 半導体表面を有する基板を設ける段階と、 表面から第１の深さにある底部およびこの底部を表面に
   連結する側壁を有するみぞを表面にエッチングする段階
   と、 みぞを埋め、表面をほぼ同形の第１の材料で覆うが、こ
   の場合、第１の材料の第１の部分はみぞ底部から、少な
   くとも第１の深さに等しい第１の距離だけ垂直方向に延
   長し、第１の材料の第２の部分はみぞ底部から、第１の
   距離より大きい第２の距離だけ垂直方向に延長し、そし
   て第１の材料の第３の部分は表面上方に第３の距離だけ
   垂直方向に延長する、段階と、 第１の材料の第１の部分を保護するマスクを設ける段階
   と、および、 表面上方の第１の材料の第３の部分および、第２の厚さ
   が第１の厚さより厚い分の第１の材料の第２の部分の一
   部を除去する段階、 とを具備することを特徴とする前記プロセス。