JPH01274246A - マイクロプロセッサの割り込み処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの割り込み処理方式に関す
るものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム６泊
手段と、ディジタルデータの読み書きが可能なデータ格
、１杓手段と、ディジタルデータの演区を実行する演算
手段と、前記データ格納手段の入出力端子と前記演算手
段の入出力端子を接続するデータパスと、前記プログラ
ム格納手段から送出される命令に基づいて前記データ格
納手段と前記演算手段の動作をコントロールするコント
ロール手段と、命令の実行タイミング信号を発生するタ
イミングジェネレータと、前記タイミングジェネレータ
の出力に基づいて前記プログラム格納手段に格納された
特定の命令を選択する命令選択手段を備えていることば
特徴づけられる。

また、その代表的な構成が特公昭５８−３３５８４号公
報（以下、文献１と略記する）に示されている。

ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくためて、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという間１＠を有している。このような問題知対し
ては、割り込みという手段が多用される。

発明が解決しようとする課題 しかしながら、従来の割り込み処理方式においては、す
でに割り込み処理を実行して＾るときに新たに別系統の
割り込み要求が出されると、それを全く無視するか、あ
るいはそれまでの割り込み処理を中断して新たな割り込
み処理を開始するように構成されている。このために、
一方の創り込み処理プログラムが中断されるか実行され
ないという問題があった。

例えば、マスタープロセッサから多数のスレイブプロセ
ッサに対して各プロセッサ固有の識別信号（背番号）を
付加したシリアルデータを共通の通は烙を介して送信し
た場合には、各スレイブプロセッサはデータが自らが受
け取るべき内容か否かを判断するために、マスタープロ
セッサからシリアルデータが送出されている期間ずつと
割り込み処理、による受信ルーチンを実行しなければな
らず、その期間は別の処理が行なえな贋ことになり、こ
のような環境化におかれた各スレイブプロセッサは実質
的にシリアルデータの受信しか実行できないことになっ
てしまうという問題を有していた。

本発明はかかる点に鑑み、複数系統の割り込みが同時期
に発生してもそれらの処理プログラムが遅滞なく実行で
きるマイクロプロセッサの割り込み処理方式を実現する
ことにある。

課題を解決するだめの手段 前記した課題を解決するために本発明のマイクロプロセ
ッサの刷り込み処理方式では、割り込み処理プログラム
の実行中て別系統の割り込みが発生したときに、それま
で゛の割り込み処理プログラムと新たな割り込み処理プ
ログラムをそれぞれ第１の命令選択手段と第２の命令選
択手段に時分別で選択せしめて実行させる割り込み制御
手段を備えている。

作用 本発明では前記した構成によって、第１の割り込み処理
プログラムと第２のＪＦｔｌＤ込み処理プログラムを並
列に実行できるマイクロプロセッサが得られる。

実施例 以下、本発明の実施例てついて図面を参照しながら説明
する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示しだものであり、順次実行される命令群から
なるプログラムが格納されるプログラムＲＯＭ１と、デ
ィジタルデータの読み書きを行うＲＡＭ（ＩＯポートも
含まれる）２および第１のアドレスレジスタ３、第２の
アドレスレジスタ４と、ディジタルデータのぽ術および
論理演算を実行するムＬＵ（算術論理演施ユニット）５
と、ムＬσ６での演算結果を格納する第１のレジスタ６
、第２のレジスタ７と、ＲＡＭ２の共通の入出力端子と
ムＬＵ５の入出力端子を接続するデータパス８と、外部
クロック入力端子１０に供給されるクロック信号をもと
に命令の実行タイミング信号を発生するタイミングジェ
ネレータ１１とタイミングジェネレータ１１の出力に基
づいてプログラムＲＯＭ１に格納された特定の命令を選
択する第１のプログラマブルカウンタ１２と、第２のプ
ログラマブルカウンタ１３と、タイミングジェネレータ
１１の出力とプログラムＲＯＭ１から送出される命令に
基づいてプロセッサの動作を制御するＣｔＰＵ制御回路
１４と、第１の割り込み信号入力端子２０、第２の割り
込み信号入力端子２１に印加される割り込み要求信号を
受け付けて、プログラムＲＯＭ１に格納された第１の割
り込み処理プログラムと第２の割り込み処理プログラム
をそれぞれ第１のプログラマブルカウンタ１２と第２の
プログラマブルカウンタ１３に時分割で選択せしめて実
行させる割り込み制御回路１６と。

ＣＰＵ制御回路１４と割り込み制御回路１６からの制御
信号を各ブロックに供給するコントロールバス９を備え
ている。

以上のように構成されたマイクロプロセッサにつＡて、
第１図に示しだブロック図と、第２図に示した主要部の
タイミングチャートによりその動作を説明する。

まず、第２図ムおよびＢは第１図の外部クロック入力端
子１０に供、給されるクロック信号波形をもとてタイミ
ングジェネレータ（ＴＧ）１１から出力されるタイミン
グ信号波形を示したものであり、第２図Ｃは第２の割り
込み信号入力端子２１に印加される割り込み要求信号波
形を示したものであり、第２図りは割り込み制御回路１
５の内部で生成される多重荊シ込みモード生起信号波形
であり、第２．図Ｅおよび第２図Ｆは割り込み制御回路
１５からコントロールバス９に送出されるコントロール
信号波形である。また、第２図ＧはＣＰＵ制御回路１４
てよって実行される命令の実行サイクルを表したもので
あり、波形図内にＮの記号で記されたサイクルが通常の
割り込み処理サイクルであシ、工の記号で記されたサイ
クルが第２の割り込み処理サイクルである。

さて、第２図のタイミングチャートにおいて、時刻ｔ１
以前は第１のプログラマブルカウンタ１２とＣＰＵ制卸
回路１４がプログラムＲＯＭ１に格納された命令を８択
して逐次実行していくが、時刻ｔ、において第２の割り
込み信号入力端子２１に＃！ＩＤ込み要求信号が印加さ
れると１割り込み制御回路１５は多重割り込み処理モー
ドを生起し。

時刻ｔ２において復層命令を実行するまでの期間この状
態を持続する。第２図ＧからもわかるようＫ、時刻ｔ、
から時刻ｔ２までの多重割り込み処理モードにおいては
、第２図Ｅの信号波形がアクティブレベルすなわち′１
ルベルにあるときに第１のプログラマブルカウンタ１２
、第１のアドレスレジスタ３．第１のレジスタ６の動作
が有効となって、それまでに実行されていた第１の割り
込み処理が間欠的に実行され、第２図Ｆの信号波形がア
クティブレベルにあるときに第２のプログラマブルカウ
ンタ１３、第２のアドレスレジスタ４、第２のレジスタ
７の動作が有効となって第２の割り込み処理プログラム
が実行される。

このようにして、第１図て示したマイクロプロセッサで
は多重割り込み要求信号が発生したとき、それまでに実
行して論だ第１の割り込み処理プログラムと、第２の割
り込み処理プログラムが時分割で交互だ実行されるので
、割υ込み処理の期間中もそれまでの割り込み処理プロ
グラムが完全て停止することはなく、よシリアルタイム
性の高いシステムを構築することができる。

なお、第３図は割り込み制御回路１５の内部で第２１１
Ｄ、　ＩＣ，Ｆの信号波形を発生するための具体例な構
成例を示した凹；各図であり、入方端子２１．３０にそ
れぞれ第２図Ｃ，Ｂに示した信号波形が印加され、入力
端子４１に第２・図寺刻ｔ１から実行される復府命令に
よって生起される信号波形が印加されたとき、出力端子
５０，６０．７０からはそれぞれ第２１図り、Ｅ、Ｆの
信号波形が得られる。

ところで、第１図に示した実施例においてはプログラム
ＲＯＭ１とＲＡＭ２が別個だ設けられているが、これら
を同じメモリ空間に割り付けることもでき、従来の削シ
込み処理機構を有するマイクロプロセッサと同じように
、第１のプログラマブルカウンタ１２あるｒｄ第２のプ
ログラマブルカウンタ１３をレジスタ形式としてＲＡＭ
内のスタックエリアに待避させたり、第１のレジスタ６
あるいは第２のレジスタ７のいずれかを同様にスタック
エリアに待避させたりすることもできる。

また、本実施例だおいては、割り込み処理モードに移行
したときに、１マシンサイクルごとに第１の割り込み処
理と第２の＠シ込み処理を時分割で切り換えることＫよ
り並列割り込み処理を可能にしているが、マイクロＲＯ
Ｍを有しているプロセッサやパイプライン処理を行って
いるプロセッサナトでは１マシンサイクルごとに切り換
えるよりもマクロ命令の区切シ点で切シ換えたシ１条件
分岐命令の直前で切り摸えたほうが都合が良い場合もあ
る。

発明の効果 本発明のマイクロプロセッサ割り込み処理方式は以上の
説明からも明らかなように、順次実行される命令群から
なるプログラムを格納するプログラム格納手段と、プロ
グラム格納手段に格納された特定の命令を選択する第１
および第２の命令選択手段と、命令の実行タイミング信
号を発生するタイミングジェネレータと、タイミングジ
ェネレータの出力に基づいてプロセッサの動作を制御す
るＣＰＵ制御手段と、割り込み要求信号を受け付けて、
プログラム格納手段に格納された割り込み処理プログラ
ムを実行させるとともに、割り込み処理プログラムの実
行中に別系統の割り込みが発・生したときに、それまで
の割り込み処理プログラムと新たなＩＮ）込み処理プロ
グラムをそれぞれ第１の命令選択手段と第２の命令選択
手段に時分割で選択せしめて実行させる割り込み制御手
段とを備え、または、順次実行される命令群からなるプ
ログラムを格納するプログラム格納手段と、プログラム
格納手段に格納された特定の命令を選択する第１および
第２の命令選択手段と、ディジタルデータの読み書きが
可能なデータ格納手段と、データ格納手段の特定のアド
レスを１択する第１および第２のアドレス選択半没と、
ディジタルデータの演算を実行する演算手段と、演算結
果を格納する第１および第２のレジスタと、データ格納
手段の入出力端子と演算手段の入出力端子を接続するデ
ータパスと、命令の実行タイミング信号を発生するタイ
ミングジェネレータと、タイミングジェネレータの出力
に基づいてプロセッサの動作を制御するＣＰＵ制御手段
と、少なくとも２系統の割り込み要求信号を受け付けて
、プログラム格納手段知格納され第１の割り込み処理プ
ログラムと第２の割り込み処理プログラムをそれぞれ第
１の命令選択手段と第２の命令選択手段に時分割で選択
せしめて実行させるとともに、第１および第２のアドン
ス選択手役ならびに第１および第２のレジスタをそれぞ
れ切シ換える割り込み制御手段を備えたことにより、第
１の割り込み処理と第２の割り込み処理の並列処理を可
能にするマイクロプロセッサを得ることができ、その効
果て犬なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図・げ第１図の主要部の
タイミングチャート、第３図は割り込み制御回路の具体
例を示した回路図である。 １・・・・・・プログラムＲＯＭ、２・・・・・・ＲＡ
Ｍ、３・・・・・・第１のアドレスレジスタ、４・・・
・・・第２のアドレスレジスタ、５・・・・・・ムＬＵ
、６・・・・・・第１のレジスタ、７・・・・・・第２
のレジスタ、８・・・・・・データパス、１１・・・・
・−タイミングジェネレータ、１２・・・・・・第１の
プログラマブルカウンタ、１３・・・・・第２のプログ
ラマブルカウンタ、１４・・・・・ＣＰＵ制御回路、１
５・・・・・割り込み制８回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第３図

Claims (2)

【特許請求の範囲】
1. （１）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、前記プログラム格納手段に
   格納された特定の命令を選択する第１および第２の命令
   選択手段と、命令の実行タイミング信号を発生するタイ
   ミングジェネレータと、前記タイミングジェネレータの
   出力に基づいてプロセッサの動作を制御するＣＰＵ制御
   手段と、割り込み要求信号を受け付けて、前記プログラ
   ム格納手段に格納された割り込み処理プログラムを実行
   させるとともに、割り込み処理プログラムの実行中に別
   系統の割り込みが発生したときに、それまでの割り込み
   処理プログラムと新たな割り込み処理プログラムをそれ
   ぞれ前記第１の命令選択手段と前記第２の命令選択手段
   に時分割で選択せしめて実行させる割り込み制御手段と
   を備えてなるマイクロプロセッサの割り込み処理方式。
2. （２）順次実行される命令群からなるプログラムを格納
   するプログラム格納手段と、前記プログラム格納手段に
   格納された特定の命令を選択する第、および第２の命令
   選択手段と、ディジタルデータの読み書きが可能なデー
   タ格納手段と、前記データ格納手段の特定のアドレスを
   選択する第１および第２のアドレス選択手段と、ディジ
   タルデータの演算を実行する演算手段と、演算結果を格
   納する第１および第２のレジスタと、前記データ格納手
   段の入出力端子と前記演算手段の入出力端子を接続する
   データパスと、命令の実行タイミング信号を発生するタ
   イミングジェネレータと、前記タイミングジェネレータ
   の出力に基づいてプロセッサの動作を制御するＣＰＵ制
   御手段と、少なくとも２系統の割り込み要求信号を受け
   付けて、前記プログラム格納手段に格納され第１の割り
   込み処理プログラムと第２の割り込み処理プログラムを
   それぞれ前記第１の命令選択手段と前記第２の命令選択
   手段に時分割で選択せしめて実行させるとともに、前記
   第１および第２のアドレス選択手段ならびに前記第１お
   よび第２のレジスタをそれぞれ切り換える割り込み制御
   手段とを備えてなるマイクロプロセッサの割り込み処理
   方式。