JPH01273354A - Manufacture of bipolar transistor - Google Patents
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Abstract
Description
本発明は、半導体基板上に、第１の１し°１を有し且つ
エミツタ層（またはコレクタ層）として作用する第１の
半導体層と、第１の導電型とは逆の導電型を有し且つベ
ース層として作用する第２の半導体層と、第１の導電型
を有し且つコレクタ層（またはエミツタ層）として作用
するメサ状の第３の半導体層とがそれらの順に積層され
ている積層体が形成され、またその積層体内に、その上
方から、第１の半導体層に達す−る深ざを有するととも
に第２の導電型を右し且つベース電極付用層として作用
する半導体領域が、第３の半導体層のメサ部を取囲むよ
うに形成されている、という構成を有するバイポーラト
ランジスタの製法に関する。The present invention provides a semiconductor substrate having a first semiconductor layer having a first conductivity type and acting as an emitter layer (or collector layer), and a first semiconductor layer having a conductivity type opposite to the first conductivity type. A second semiconductor layer which acts as a base layer and a mesa-shaped third semiconductor layer which has a first conductivity type and acts as a collector layer (or emitter layer) are laminated in that order. A laminate is formed, and in the laminate, from above, a semiconductor region having a depth reaching the first semiconductor layer, having a second conductivity type, and acting as a base electrode attachment layer is provided. The present invention relates to a method for manufacturing a bipolar transistor having a structure in which the bipolar transistor is formed so as to surround a mesa portion of a third semiconductor layer.
【従来の技術１
従来、第６図を伴って次に述べるバイポーラトランジス
タの製法が提案されている。
すなわち、例えば半絶縁性ＧａＡｓでなる半導体基板１
を予め用意する（第６図Ａ）。
そして、その半導体基板１上に、例えば「１４型を有し
口つ例えばＧａＡｓでなる半導体層２′と、ｎ型を有し
■つ例えばＡｊｌＧａＡＳ系（例えばＡｎ Ｇａ
Ａｓ）でなる半導体０．３ ０．７
層３′と、ｐ型を有し且つ例えばＧａＡｓでなる半導体
層４′と、ｎ型を有し且つ例えばＱａＡｓでなる半導体
層５′ と、ｎＦ型を右し且つ例えばＧａＡＳでなる半
導体層６′とがそれらの順に８ｉ層されている積層体７
′を、例えばＴビタキシＶル成長法によって形成する（
第６図Ｂ）。
次に、上述した半導体層２′、３′、４′、５′、及び
６′からなる積層体７′上に、例えばフォトレジストで
なるマスク層３１を所要のパターンにアイランド状に形
成する（第６図Ｃ）次に、積層体７′に対し、上述した
マスク層３１をマスクとするエッチング処理を、選択的
に、半導体層５′に達する深さまで行うことによって、
半導体層５′からメサ状の半導体層５″を形成するとと
もに、半導体層６′から、半導体層５″のメサ部５ａ上
の半導体層６を形成し、次に、またはその前に、積層体
７′に対し、マスク層３１をマスクとする例えば８ｅで
なるｐ型不純物イオンの打込処理を、半導体層５′のメ
サ部５ａを取囲むように、選択的に半導体！１３’ に
達する深さまで行うことによって、積層体７′内に、そ
の上方から半導体層３′に達する深さを有する不純物イ
オン打込領域８′を、半導体層５′のメサ部５ａを取囲
む」、うに形成する（第６図Ｄ）。
次に図示しないが、積層体７′に対する加熱処理（アニ
ール処理）を行うことによって、不純物イオン打込領域
８′を活性化し、よって、不純物イオン打込領域８′か
ら爾后第４図で上述した半導体領域８になる半導体領域
８″を形成する。
次に、マスク層３１を積層体７′上から除去して後、積
層体７′上に、半導体層６及び半導体層５″のメサ部５
ａを覆い且つ例えばフォトレジストでなるマスク層３３
を所要のパターンに形成する（第６図Ｅ）。
次に、ｖ４層体７′に対し、上方から１．上述したマス
ク層３３をマスクとするエッチング処理を行うことによ
って、半導体層２′から半導体基板１上に積層されたメ
サ状の半導体層２を形成し且つ、半導体層３′及び４′
から半導体層２のメを部２ａ上に順次＆１層された半導
体層３及び４を形成するとともに、半導体層５″から半
導体層４上にＨＡＨされたメサ状の半導体層５を形成し
、よって、上述した半導体層２．３．４．５及び６から
なる積層体７を形成し、また、半導体領域８″から、ｔ
ｉ層鉢体７内半導体層５のメサ部５ａを取囲むように形
成されている半導体領域８を形成する（第６図Ｆ）。
次に、積層体７の外表面上に、例えば５１３Ｎ４でなる
絶縁層９を形成する（第６図Ｇ）。
次に、その絶縁層９′に、半導体領域を外部に臨ませる
窓９ｂを形成し、次で、絶縁層９上に窓９ｂを通じて半
導体領域８にオーミックに連結している電極層８１を形
成する（第６図Ｈ）。
次に、またはその館に、絶縁層９に、半導体Ｒ２及び６
をそれぞれ外部に臨ませる窓９ａ及び９Ｃを形成し、次
で、絶縁層９上に窓９ａ及び９Ｃをそれぞれ通じて半導
体１！１２及び６にそれぞれオーミックに連結している
電極層２１及び６１を形成する（第６図１）。
以上が、従来、提案されているバイポーラｉ・ランジス
タの製法である。
このような製法によって製造されるバイポーラトランジ
スタによれば、半導体層３．４及び５がそれぞれエミツ
タ層、ベース層及びコレクタ層として作用し、また、半
導体層２及び６がそれぞれエミッタ電極付用層及びコレ
クタ電極付用層として作用し、さらに、半導体領域８が
ベース電極付用領域として作用し、ざらに、電極層２Ｌ
８１及び６１がそれぞれエミッタ電極層、ベース電極
層及びコレクタ電極層として作用して、バイポーラトラ
ンジスタとしての１能が得られる。
また、第６図で上述した従来のバイポーラトランジスタ
の製法によれば、４ｆｉｍ体７内にベース層として作用
する半導体層４に連接している半導体層ｌ１１８を形成
するので、ベース層として作用する半導体層４に対する
ベース電極層として作用するＭｌ！１ＦＩｉ８１を、半
導体領域８上に形成すればよい。従って、第６図りに示
す半導体層５″を有する積層体７′を形成する工程にお
いて、その半導体層５″を、半導体層４′上に、半導体
層６下において、アイランド状に形成し、それによって
半導体層４′を外部に露呈させ、爾后第６図Ｅ、Ｆ及び
Ｇで上述したと同様の工程をとって、外部に露呈してい
る半導体層４を形成し、そして、その半導体層４の外部
に露出している領域に、電極層８１をオーミックに形成
する、という他の従来のバイポーラトランジスタの製法
の場合に比し、容易にバイポーラトランジスタを！１″
！ｈすることができる。
【発明が解決しようとする課題】
しかしながら、第６図に示す従来のバイポーラトランジ
スタの製法の場合、ベース層として作用する半導体１１
１４とそれに対するベース電極層として作用する電極層
８１との間の半導体領域８が、ｐ型不純物イオンの打込
処理によって形成された不純物イオン打込領域８′から
加熱処理（アニール処理）によって形成されるが、加熱
処理時、不純物イオン打込領域８′に含まれているｐ型
不純物が縦方向及び横方向に拡がる。そして、そのよう
な拡がりが、不純物イオン打込領［８’がｐ型不純物を
高ｍ度に含んでいる場合、顕著であり、また、不純物イ
オン打込領域８′にｐ型不純物イオンを＾ｓｌｖに打込
めば、半導体領域８が、加熱処理によって、不純物イオ
ン打込領域８′から得られるとしても、その半導体領域
８が、イオンににって損傷を受けているものとして形成
される。
従って、第６図で上述した従来のバイポーラトランジス
タの製法によれば、バイポーラトランジスタを高精度に
、所期の特性を有するものとして、容易に製造すること
ができない、という欠点を有していた。
よって、本発明は、上述した欠点のない、新規なバイポ
ーラトランジスタの製法を提案せんとするものである。
［課題を解決するための手段］
本発明によるバイポーラトランジスタは、第６図ぐ上；
ホした従来のバイポーラトランジスタの製法の場合と同
様に、半導体基板上に、第１の導電型を有する第１の半
導体層と、第１の導゛市型とは逆の第２の導電型をイｊ
する第２の半導体層と、第１の導電型を有する第３の半
導体層とがそれらの順に積層されている積層体を形成１
６エ程と、上記積層体に対し、上方かＩう、第１のエツ
チング処理を、選択的に、上記第２の半導体層に達しな
い深さまで行うことによって、上記第３の半導体層をか
らメ罎す秋の第４の半導体層を形成する工程と、上記積
層体に対し、上記第４の半導体層を形成１６エ程の後ま
たはその前に、上方から、第２の導電型を＃−３える不
純物イオンの打込処理を、−Ｆ記第２の半導体層のメサ
部を取囲むように、選択的に、上記第１の半導体層に達
する深さまで行うことによって、１配積層体に、その上
方から、上記第１の半導体層に達する深さを有する不純
物イオン打込領域を、上記第４の半導体層のメサ部を取
囲むように形成する■稈とを有する。
しかしながら、本願第１番目の発明によるバイポーラト
ランジスタの製法は、このようなバイポーラトランジス
タの製法においで、を２第４の半導体層及び上記不純物
イオン打込領域を形成する工程後、上記ｂ’を鉢体の外
表面上に、上記不純物イオン打込領域を外部に臨まける
窓を有するマスク層を形成する工程と、上記マスク層を
形成する工程後、−Ｆ２積鉢体を加熱させている状態で
、上記不純物イオン打込領域内に、上記マスク層の窓を
利用して、第２の導電型を与える不純物を拡散によって
導入させる９！！ｌｌ！ｒＩを行）ことによって、−Ｆ
記不純物イオン打込領域から、その活性化された第２の
導電型を有する第１の￥導体領域を形成すると同時に、
上記第１の半導体領域の表面側に、上記窓に臨むダ１１
ム又において、第２の導電型を右しＨつ上記第１の半導
体領域に比し十分低い比抵抗をすｉする第２の半導体領
域を形成する工程とを有する。
また、本願第２番目の発明によるバイポーラトランジス
タの製法は、上述した本願第１番目の発明によるバイポ
ーラトランジスタの製法において、第１の導電型がｎ型
であり、第２の導電型がｐ型であり、そして、上記不純
物イオン打込領域を形成する工程において、■族元素イ
オンを第２の導電型を与える不純物イオンとする打込処
理を行うとともに、その打込処理と前後してまたは同時
に、窒素イオンの打込処理を行う。[Prior Art 1] Conventionally, a method for manufacturing a bipolar transistor, which will be described below with reference to FIG. 6, has been proposed. That is, for example, a semiconductor substrate 1 made of semi-insulating GaAs
Prepare in advance (Figure 6A). Then, on the semiconductor substrate 1, a semiconductor layer 2' having, for example, 14 type and made of GaAs, and a semiconductor layer 2' having n type and made of, for example, AjlGaAS (for example, AnGaAs) are formed.
a semiconductor layer 3' of p-type and made of, for example, GaAs; a semiconductor layer 5' of n-type and made of, for example, QaAs; and a semiconductor layer 6' made of GaAS, for example, are layered 8i in that order.
' is formed by, for example, the T-bitaxy V-ru growth method (
Figure 6B). Next, a mask layer 31 made of, for example, photoresist is formed in a desired pattern in the form of an island on the laminate 7' consisting of the above-described semiconductor layers 2', 3', 4', 5', and 6'. FIG. 6C) Next, by selectively performing an etching process on the stacked body 7' using the above-described mask layer 31 as a mask, to a depth that reaches the semiconductor layer 5',
A mesa-shaped semiconductor layer 5'' is formed from the semiconductor layer 5', and a semiconductor layer 6 on the mesa portion 5a of the semiconductor layer 5'' is formed from the semiconductor layer 6', and then or before that, a laminate is formed. 7', p-type impurity ions such as 8e are implanted selectively into the semiconductor layer 5' using the mask layer 31 as a mask so as to surround the mesa portion 5a of the semiconductor layer 5'. 13', an impurity ion implantation region 8' having a depth reaching the semiconductor layer 3' from above is implanted into the stacked body 7', surrounding the mesa portion 5a of the semiconductor layer 5'. ”, forming sea urchins (Fig. 6D). Next, although not shown, the impurity ion implantation region 8' is activated by performing a heat treatment (annealing treatment) on the laminated body 7'. Next, after removing the mask layer 31 from the stacked body 7', a mesa portion of the semiconductor layer 6 and the semiconductor layer 5'' is formed on the stacked body 7'. 5
a mask layer 33 covering a and made of photoresist, for example.
is formed into a desired pattern (Fig. 6E). Next, 1. By performing an etching process using the above-described mask layer 33 as a mask, a mesa-shaped semiconductor layer 2 stacked on the semiconductor substrate 1 from the semiconductor layer 2' is formed, and the semiconductor layers 3' and 4' are
From there, semiconductor layers 3 and 4 are sequentially layered on the mesa portion 2a of the semiconductor layer 2, and a mesa-shaped semiconductor layer 5 formed by HAH is formed on the semiconductor layer 4 from the semiconductor layer 5''. , a stacked body 7 consisting of the above-mentioned semiconductor layers 2.3.4.5 and 6 is formed, and from the semiconductor region 8'', t
A semiconductor region 8 is formed to surround the mesa portion 5a of the semiconductor layer 5 in the i-layer pot 7 (FIG. 6F). Next, an insulating layer 9 made of, for example, 513N4 is formed on the outer surface of the laminate 7 (FIG. 6G). Next, a window 9b that exposes the semiconductor region to the outside is formed in the insulating layer 9', and then an electrode layer 81 that is ohmically connected to the semiconductor region 8 through the window 9b is formed on the insulating layer 9. (Figure 6H). Next, or to the insulating layer 9, the semiconductors R2 and 6
Then, electrode layers 21 and 61 are formed on the insulating layer 9 which are ohmically connected to the semiconductors 1, 12 and 6 through the windows 9a and 9C, respectively. form (Fig. 6 1). The above is the manufacturing method of the bipolar i-transistor that has been proposed in the past. According to the bipolar transistor manufactured by such a manufacturing method, the semiconductor layers 3, 4 and 5 act as an emitter layer, a base layer and a collector layer, respectively, and the semiconductor layers 2 and 6 act as an emitter electrode attachment layer and a collector layer, respectively. The semiconductor region 8 acts as a layer for attaching a collector electrode, and the semiconductor region 8 acts as a region for attaching a base electrode.
81 and 61 act as an emitter electrode layer, a base electrode layer, and a collector electrode layer, respectively, to obtain a function as a bipolar transistor. Further, according to the conventional method for manufacturing a bipolar transistor described above with reference to FIG. Ml! acts as base electrode layer for layer 4! 1FIi 81 may be formed on the semiconductor region 8. Therefore, in the step of forming a laminate 7' having a semiconductor layer 5'' shown in Figure 6, the semiconductor layer 5'' is formed in an island shape on the semiconductor layer 4' and below the semiconductor layer 6. to expose the semiconductor layer 4' to the outside, and then perform the same steps as described above with reference to FIGS. 6E, F, and G to form the semiconductor layer 4 exposed to the outside. Compared to other conventional bipolar transistor manufacturing methods in which the electrode layer 81 is ohmically formed in the externally exposed region of the transistor 4, it is easier to create a bipolar transistor! 1″
! h can be done. Problems to be Solved by the Invention However, in the case of the conventional method of manufacturing a bipolar transistor shown in FIG.
14 and an electrode layer 81 acting as a base electrode layer for the semiconductor region 8 is formed by heat treatment (annealing treatment) from an impurity ion implantation region 8' formed by implantation treatment of p-type impurity ions. However, during the heat treatment, the p-type impurity contained in the impurity ion implantation region 8' spreads in the vertical and horizontal directions. Such spread is remarkable when the impurity ion implantation region [8' contains a high degree of p-type impurity; slv, the semiconductor region 8 is formed as being damaged by ions, even if it is obtained from the impurity ion implantation region 8' by heat treatment. Therefore, the conventional bipolar transistor manufacturing method described above with reference to FIG. 6 has the disadvantage that it is not possible to easily manufacture bipolar transistors with high precision and desired characteristics. Therefore, the present invention seeks to propose a novel method for manufacturing bipolar transistors that does not have the above-mentioned drawbacks. [Means for Solving the Problems] A bipolar transistor according to the present invention is shown in FIG.
As in the case of the conventional bipolar transistor manufacturing method described above, a first semiconductor layer having a first conductivity type and a second conductivity type opposite to the first conductivity type are formed on a semiconductor substrate. Ij
a second semiconductor layer having a conductivity type and a third semiconductor layer having a first conductivity type are stacked in that order to form a stacked body 1
The third semiconductor layer is etched by selectively performing a first etching process upwardly on the stacked body to a depth that does not reach the second semiconductor layer. After or before the 16th step of forming the fourth semiconductor layer, a second conductivity type is applied to the stacked body from above. By selectively implanting impurity ions to a depth that reaches the first semiconductor layer so as to surround the mesa portion of the second semiconductor layer described in -F, and a culm forming an impurity ion implantation region having a depth reaching the first semiconductor layer from above so as to surround the mesa portion of the fourth semiconductor layer. However, in the method for manufacturing a bipolar transistor according to the first invention of the present application, after the step of forming the second fourth semiconductor layer and the impurity ion implantation region, the step b' is A step of forming a mask layer having a window that exposes the impurity ion implantation region to the outside on the outer surface of the body, and after the step of forming the mask layer, with the -F2 laminated pot body being heated. , an impurity imparting a second conductivity type is introduced by diffusion into the impurity ion implantation region using the window of the mask layer 9! ! ll! -F
simultaneously forming a first conductor region having the activated second conductivity type from the impurity ion implantation region;
A door 11 facing the window is provided on the front side of the first semiconductor region.
forming a second semiconductor region of a second conductivity type and having a sufficiently lower specific resistance than the first semiconductor region. Further, the method for manufacturing a bipolar transistor according to the second invention of the present application is the method for manufacturing a bipolar transistor according to the first invention of the present application, in which the first conductivity type is n-type and the second conductivity type is p-type. In the step of forming the impurity ion implantation region, an implantation process is performed to use group (I) element ions as impurity ions imparting the second conductivity type, and before or after or simultaneously with the implantation process, Perform nitrogen ion implantation treatment.
本発明によるバイポーラ［・ランジスタの９Ｊ法によっ
て製造されるバイポーラトランジスタは、第１、第２及
び第３の１導体層が、第６図でト述した従来のバイポー
ラ１〜ランジスタの製法ににって製造されるバイポーラ
トランジスタに準じて、それぞれエミツタ層（またはコ
レクタ層）、ベース層及び］コレクタ層またはエミツタ
層）どして作用し、且つ第１及び第２の半導体領域が、
ベース電極付用層として作用し−ｃ１バイポーラトラン
ジスタとしての機能を？する。
しかしながら、本発明によるバイポーラトランジスタの
製法によれば、加熱している状態で、不純物イオン打込
領域から第１の１く導体領域を形成すると同時に、その
第１の半導体領域内に、それに比し低い比抵抗を有する
第２の半導体領域を形成するので、バイポーラトランジ
スタを、第６図で上述した従来のバイポーラトランジス
タの製法によって！Ｊ造されるバイポーラトランジスタ
に比し低いベース抵抗を有するものとして製造すること
ができる。
さらに、本発明によるバイポーラＩ・ランジスタの製法
によれば、上述したように、加熱している状態で、不純
物イオン打込領域から第１の半導体領域を形成すると同
時に、−ぞの第１の半導体領域内に、ぞれに比し低い比
抵抗を有する第２の半々体ｌｔ域を形成することで、バ
イポーラトランジスタを、第６図で上述した従来のバイ
ポーラ１〜ランジスタの製法によって製造されるバイポ
ーラトランジスタに比し低いベース抵抗を有するものと
して製造することができるので、第２の３＃電型を与え
る不純物イオンの打込処理によって形成される第１の半
導体領域になる不純物イオン打込領域を、第２の導電型
を与える不純物の＾いａ度に形成Ｊる必要がない。
このため、第１の半導体領域を、不純物イオン打込領域
に比し、縦及び横方向に不必要に拡がっていないものと
して形成することができるとともに、第１の半導体領域
と、その第１の半導体領域内に形成されている第２の半
導体領域どを、不純物イＡ゛ンの打込処理にもどずく損
傷を大きく受けていないものとして、容易に、形成する
ことができる。
よって、本発明によるバイポーラトランジスタの製法に
よれば、バイポーラトランジスタを高精度に、所期の特
性を有するものとして、容易に、製造することができる
。
また、本願第２番目の発明よるバイポーラトランジスタ
の製法によれば、不純物イオン打込領域を形成する工程
において、■族元素イオンを第２の導電型を与える不純
物イオンとする打込処理と、窒素イオンの打込処理とを
行っているので、不純物イオン打込領域を形成りる工程
において、その不純物イオン打込領域を、■族元素イオ
ンを第２の導電型を与える不純物イオンとする打込処理
は行うが窒素イオンの打込処理を行わない、という場合
に比し、第２の導電型を与える不純物の高い濃度に、再
現性よく、形成することができる。
従って、本願第２番目の発明によるバイポーラ１ヘラン
ジスタの１２人によれば、よりベース１氏抗の低いバイ
ポーラトランジスタを、再現性よく、容易に、製造する
ことができる。The bipolar transistor manufactured by the bipolar transistor 9J method according to the present invention has the first, second, and third single conductor layers that are similar to the conventional manufacturing method for bipolar transistors 1 to 1 to transistors described in FIG. The first and second semiconductor regions act as an emitter layer (or collector layer), a base layer, and a collector layer or emitter layer, respectively, and the first and second semiconductor regions are
Acts as a base electrode layer and functions as a -c1 bipolar transistor? do. However, according to the method for manufacturing a bipolar transistor according to the present invention, a first conductor region is formed from the impurity ion implantation region in a heated state, and at the same time, a conductor region is formed in the first semiconductor region. By forming the second semiconductor region having a low resistivity, the bipolar transistor is fabricated according to the conventional bipolar transistor manufacturing method described above in FIG. It can be manufactured to have a lower base resistance than a J-type bipolar transistor. Further, according to the method for manufacturing a bipolar I transistor according to the present invention, as described above, the first semiconductor region is formed from the impurity ion implantation region in a heated state, and at the same time, the first semiconductor region is formed from the impurity ion implantation region. By forming a second half-half lt region having a lower specific resistance than the respective regions, the bipolar transistor can be made into a bipolar transistor manufactured by the conventional bipolar 1 to transistor manufacturing method described above in FIG. Since it can be manufactured as having a base resistance lower than that of a transistor, the impurity ion implantation region which becomes the first semiconductor region formed by the implantation process of impurity ions giving the second 3# electric type is , it is not necessary to form an impurity to provide the second conductivity type frequently. Therefore, the first semiconductor region can be formed so as not to extend unnecessarily in the vertical and horizontal directions compared to the impurity ion implanted region, and the first semiconductor region and its first The second semiconductor region formed within the semiconductor region can be easily formed without being significantly damaged by the impurity ion implantation process. Therefore, according to the method for manufacturing a bipolar transistor according to the present invention, a bipolar transistor having desired characteristics can be easily manufactured with high precision. Further, according to the method for manufacturing a bipolar transistor according to the second invention of the present application, in the step of forming the impurity ion implantation region, an implantation treatment in which group Ⅰ element ions are used as impurity ions giving the second conductivity type, and nitrogen In the step of forming the impurity ion implantation region, the impurity ion implantation region is implanted with group Ⅰ element ions as impurity ions that give the second conductivity type. Compared to the case where the treatment is performed but the nitrogen ion implantation treatment is not performed, the impurity that provides the second conductivity type can be formed at a high concentration with good reproducibility. Therefore, according to the bipolar 1 transistor according to the second invention of the present application, it is possible to easily manufacture a bipolar transistor with a lower base 1 resistance with good reproducibility.
【実施例１】
次に、第１図を伴って、本発明によるバイポーラトラン
ジスタの実施例を述べよう。
第１図において、第６図との対応部分には同一符号を付
して示す。
第１図に示す本発明によるバイポーラ１ヘランジスタは
、第１図Ａ−Ｑに示すように、第６図Ａ−Ｇで上述した
従来のバイポーラトランジスタの製法と同様の工程をと
る。
ただし、第１図りに示す不純物イオン打込領域８′を形
成して後、第１図Ｆの■程前において、熱処理を行わな
い。
また、この不純物イオン打込領域８′を形成する前後に
またはそれと同時に、そん不純物イオン打込領域８′に
窒素イオンを打込む。
次に、絶縁層９上に、不純物イオン打込領域８′を絶縁
層９を介して外部に臨ませる寞４１を有する例えばフォ
トレジストでなるマスク層４２を形成する（第１図Ｈ）
。
次に、絶縁層９に対し、マスク層４２をマスクとするエ
ツチング処理を行うことによって、絶縁層９に、不純物
イオン打込領域８′を外部に臨ませる窓９ｂを形成する
（第１図１）。
なお、この絶縁層９はマスクとしても作用するので、マ
スク層と称し得る。
次に、マスク層４２の外表面上及び絶縁層９の窓９ｂを
通じた半導体領域８−［二に連続して延長している、ｐ
型を与える例えばＺｎによる■族元素でなる不純物の層
５１を、例えば蒸着によって形成する（第１図Ｊ）。
次に、リフトオフ法によってマスク層５４を除去すると
ともに、！Ｉ５１の窓９ｂを通じて半導体領域８に延長
している領域による層５２を形成する（第１図Ｋ）。
次に１．積層体７を加熱している状態で、層５２から、
不純物イオン打込領域８′内に■族元素を拡散導入させ
、よって、不純物イオン打込領域８′から、その活性化
されたｐ型を有する半導体領域８を形成すると同時に、
半導体領域８内に、窓９ｂに臨むＷＡ域において、ｐ型
を右し且つ半導体領域８に比し十分低い比抵抗を有する
半導体領域５３を形成する（第１図Ｌ）。
次に、絶縁層９上に、窓９ｂを通じて半導体領域５３に
オーミックに連結している電極層８１を形成しく第１図
Ｍ）、次に、またその萌に絶縁層９に半導体層２及び６
を外部に臨ませる窓９ａ及び９Ｃを形成し、次で絶縁層
９上に窓９ａ及び９Ｃを通じて半導体層２及び６にそれ
ぞれ連結している電極Ｈ２１及び６１を形成する（第１
図Ｎ）。
以上が、本発明によるバイポーラトランジスタの１法の
第１の実施例ぐある。Embodiment 1 Next, an embodiment of a bipolar transistor according to the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 6 are designated by the same reference numerals. The bipolar one-herlang transistor according to the present invention shown in FIG. 1, as shown in FIGS. 1A-Q, takes the same steps as the conventional bipolar transistor manufacturing method described above in FIGS. 6A-G. However, after the impurity ion implantation region 8' shown in the first diagram is formed and before about ① in FIG. 1F, no heat treatment is performed. Further, before or at the same time as forming the impurity ion implantation region 8', nitrogen ions are implanted into the impurity ion implantation region 8'. Next, a mask layer 42 made of, for example, photoresist is formed on the insulating layer 9, having a photoresist 41 that exposes the impurity ion implanted region 8' to the outside through the insulating layer 9 (FIG. 1H).
. Next, by etching the insulating layer 9 using the mask layer 42 as a mask, a window 9b is formed in the insulating layer 9 through which the impurity ion implantation region 8' is exposed to the outside (see FIG. ). Note that since this insulating layer 9 also acts as a mask, it can be referred to as a mask layer. Next, the semiconductor region 8-[2, p
An impurity layer 51 of a group Ⅰ element, such as Zn, which provides a mold, is formed by, for example, vapor deposition (FIG. 1J). Next, the mask layer 54 is removed by a lift-off method, and! A layer 52 is formed with a region extending into the semiconductor region 8 through the window 9b of I51 (FIG. 1K). Next 1. While heating the laminate 7, from the layer 52,
At the same time, a group III element is diffused and introduced into the impurity ion implantation region 8', thereby forming an activated p-type semiconductor region 8 from the impurity ion implantation region 8'.
In the semiconductor region 8, in the WA area facing the window 9b, a semiconductor region 53 is formed which is p-type and has a resistivity sufficiently lower than that of the semiconductor region 8 (FIG. 1L). Next, on the insulating layer 9, an electrode layer 81 is formed which is ohmically connected to the semiconductor region 53 through the window 9b (FIG. 1M).
Windows 9a and 9C facing the outside are formed, and then electrodes H21 and 61 are formed on the insulating layer 9, which are connected to the semiconductor layers 2 and 6 through the windows 9a and 9C, respectively (first
Figure N). The above is the first embodiment of one method for manufacturing a bipolar transistor according to the present invention.
【実施例２１
次に、第４図を伴って、本発明によるバイポーラトラン
ジスタの製法の第２の実施例を）ホへよう。
第４図にＪ３いて、第１図どの対応部分に同一符号を付
して示ケ。
第４図に示ず本発明によるバイポーラトランジスタは、
第１図Ａ−１で上述した工程をとって後、マスク層４２
を除人しＣ後（第４図Ａ）、例えば、Ｚ ｒｌによる■
族元メξでなる不純物の層９１を表面に形成している基
板９２を、積層体７上に絶縁層９の窓９ｂと対向させて
配置し、その状態で、半導体基板１及び基板９２を加熱
させることによって、不純物イオン打込領域８′内に、
窓９ｂを通じて■族元素を拡散導入させ、第１図りで上
述したと同様に、活性化されたｎ型を半導体領域８とそ
の内に形成されたｐ＋型の半導体領域５３どを形成しく
第４図Ｂ）、次に、第１図Ｍ及びＮと同様の工程をとっ
て、電極層２Ｌ ６１及び８１を形成する。
【実施例３】
次に、第５図を伴って本発明によるバイポーラトランジ
スタの第３の実７Ｉ９１例を述べよう。
第５図に示す本発明によるバイポーラトランジスタの実
施例は、第１図Ａ〜第１図Ｉて゛上述した■稈をとって
後、第４図Δで上述した工程をとって後、半導体基板１
をタンゲスランランプのような加熱源１００を有する真
空容器１０１内に配し、そして、その容器１０１内に、
ジメブル亜鉛、ジメチルングネシウム、ジメチルアドミ
ウムなどの■族元素を右しているガス１０３を、容器１
０１内を加熱ｌｌ１１００によって加熱した状態で通し
、半導体基板１の加熱状態で、ガス１０３の分解によっ
て得られる■族元素を、不純物イオン打込領域８′内に
不純物として、絶縁層９の窓９[Embodiment 21] Next, a second embodiment of the method for manufacturing a bipolar transistor according to the present invention will be explained with reference to FIG. J3 is shown in FIG. 4, and corresponding parts in FIG. 1 are designated by the same reference numerals. A bipolar transistor according to the present invention not shown in FIG.
After performing the steps described above in FIG. 1A-1, the mask layer 42
After removing C (Fig. 4A), for example, ■ by Z rl
A substrate 92 having an impurity layer 91 formed with the group element ξ on its surface is placed on the laminate 7 so as to face the window 9b of the insulating layer 9, and in this state, the semiconductor substrate 1 and the substrate 92 are By heating, in the impurity ion implantation region 8',
A group III element is diffused and introduced through the window 9b, and the activated n-type is introduced into the semiconductor region 8 and the p+ type semiconductor region 53 formed therein in the same manner as described above in the first diagram. (B), then the electrode layers 2L 61 and 81 are formed using the same steps as in FIGS. 1M and 1N. Third Embodiment Next, a third practical example of the bipolar transistor 7I91 according to the present invention will be described with reference to FIG. In the embodiment of the bipolar transistor according to the present invention shown in FIG. 5, the semiconductor substrate is
is placed in a vacuum container 101 having a heat source 100 such as a tangeslan lamp, and in the container 101,
A gas 103 containing group III elements such as dimebble zinc, dimethyltonnesium, and dimethyladdomium is placed in a container 1.
01 in a heated state by heating ll1100, and while the semiconductor substrate 1 is heated, the group II element obtained by decomposing the gas 103 is used as an impurity in the impurity ion implantation region 8', and the window 9 of the insulating layer 9 is
【）を通じて拡散により
導入させ、よって、第４図Ｂの場合と同様にｎ型の半Ｓ
体領域と、その内に形成されたｐ上型の半導体領域５３
とを形成し、次に、第１図Ｍ及びＮ−７″上述した工程
をとって、電極層２１．６１及び８１を形成する。
【実施例の作用効果】
上述した本発明によるバイポーラトランジスタの製法の
第１、第２及び第３の実施例によれば、詳細説明は省略
するが、作用・効果の項で述べた製法上の優れた作用効
果が１ｆ１られる。
なお、上述においては、本発明ににるバイポーラ［・ラ
ンジスタの製法のわずかな実施例を述べたに過ぎず、ｎ
型をｎ型、「１型をｐ ３＋！と読み妓えたちのとする
ことらでき、また、ＧａＡｓでなる半導体基板及び半導
体層をＩｎＰまたはＳｌでなる４′導体基板及び半導体
層とし、これに応じてＡｌＧａＡｓ系でなる半導体層を
ＩｎＧａＡｓＰまたはＳ ＋ Ｃ”Ｃなる半導体層とす
ることもでき、さらに、上述したバイポーラトランジス
タを半導体層３．４及び５がそれぞれコレクタ層、ベー
ス層及びエミツタ層として作用するバイポーラトランジ
スタとみることもでき、その他、本発明の精神を脱する
ことｔγしに、種々の変型、変更をなしくｑるであろう
。), and thus, as in the case of FIG. 4B, an n-type half S
body region and a p-type semiconductor region 53 formed therein.
Then, the steps M and N-7'' in FIG. 1 are carried out to form the electrode layers 21, 61 and 81. According to the first, second, and third embodiments of the manufacturing method, although detailed explanations are omitted, the excellent functions and effects of the manufacturing method described in the section of functions and effects are achieved. This is merely a small example of the method of manufacturing the bipolar transistor according to the invention.
The type can be read as n type, and type 1 as p 3+!, and the semiconductor substrate and semiconductor layer made of GaAs can be made into a 4' conductor substrate and semiconductor layer made of InP or Sl. Depending on the situation, the semiconductor layer made of AlGaAs can be made into InGaAsP or S + C"C. Furthermore, in the bipolar transistor described above, the semiconductor layers 3.4 and 5 are a collector layer, a base layer and an emitter layer, respectively. In addition, various modifications and changes may be made without departing from the spirit of the present invention.
第１図は、本発明によるバイポーラトランジスタの製法
の第１の実施例を示す順次の工程における路線的断面図
である。
第２図及び第３図は、その説明に洪する正孔濃度分布を
示１′図である。
第４図及び第５図は、それぞれ本発明によるバイポーラ
トランジスタの第２及び第３の実施例を示７順次のこて
における路線的断面図である。
第６図は、従来のバイポーラトランジスタの製法を示す
順次の工程にＪ３ける路線的断面図である。
１・・・・・・・・・半導体基板
２．３．４．５．６
・・・・・・・・・半導体層
７．７′
・・・・・・・・・積層体
８′・・・・・・不純物イオン打込領域８．５３
・・・・・・・・・半導体領域
９・・・・・・・・・マスク層
９ａ、９ｂ１９ｃ
・・・・・・・・・窓
出願人 日本電信電話株式会社
ｒ−一一人一一一一へ
ヘ −
ヘ −
第２に
□１シ ／！り−＼９８４．ごく、声４−ンヘ
−
第５図
−一一ユーーーコ
■−り搦へ −
一一一ユーーー―
ＣＤりぐｆｉ（Ｎ ｖ”−
ｒ−一一一一一一へ
ヘ −FIG. 1 is a cross-sectional view showing sequential steps in a first embodiment of a method for manufacturing a bipolar transistor according to the present invention. FIGS. 2 and 3 are 1' diagrams showing the hole concentration distribution that will be used in the explanation. 4 and 5 are 7-sequential cross-sectional views showing second and third embodiments of the bipolar transistor according to the present invention, respectively. FIG. 6 is a line sectional view at J3 showing sequential steps of a conventional bipolar transistor manufacturing method. 1... Semiconductor substrate 2.3.4.5.6... Semiconductor layer 7.7'... Laminated body 8'. ...... Impurity ion implantation region 8.53 ...... Semiconductor region 9 ...... Mask layer 9a, 9b19c ...... Window application Person Nippon Telegraph and Telephone Corporation r-Each person 1111 Heh - Heh - Second □1shi /! Ri-\984. Very, voice 4-nhe
- Fig. 5 - To 11 Yuko ■ - To Riwa - To 111 Yuu - To CD Rigfi (N v"-r To 111111 -
Claims (1)
体層と、第１の導電型とは逆の第２の導電型を有する第
２の半導体層と、第１の導電型を有する第３の半導体層
とがそれらの順に積層されている積層体を形成する工程
と、上記積層体に対し、上方から、第１のエッ チング処理を、選択的に、上記第２の半導体層に達しな
い深さまで行うことによって、上記第３の半導体層をか
らメサ状の第４の半導体層を形成する工程と、 上記積層体に対し、上記第４の半導体層を 形成する工程の後またはぞの前に、上方から、第２の導
電型を与える不純物イオンの打込処理を、上記第２の半
導体層のメサ部を取囲むように、選択的に、上記第１の
半導体層に達する深さまで行うことによって、上記積層
体に、その上方から、上記第１の半導体層に達する深さ
を有する不純物イオン打込領域を、上記第４の半導体層
のメサ部を取囲むように形成する工程とを有するバイポ
ーラトランジスタの製法において、 上記第４の半導体層及び上記不純物イオン 打込領域を形成する工程後、上記積層体の外表面上に、
上記不純物イオン打込領域を外部に臨ませる窓を有する
マスク層を形成する工程と、 上記マスク層を形成する工程後、上記積層 体を加熱させている状態で、上記不純物イオン打込領域
内に、上記マスク層の窓を利用して、第２の導電型を与
える不純物を拡散によって導入させる処理を行うことに
よって、上記不純物イオン打込領域から、その活性化さ
れた第２の導電型を有する第１の半導体領域を形成する
と同時に、上記第１の半導体領域の表面側に、上記窓に
臨む領域において、第２の導電型を有し且つ上記第１の
半導体領域に比し十分低い比抵抗を有する第２の半導体
領域を形成する工程とを有することを特徴とするバイポ
ーラトランジスタの製法。 ２、特許請求の範囲１項記載のバイポーラトランジスタ
の製法において、 第１の導電型がｎ型であり、第２の導電型 がｐ型であり、 上記不純物イオン打込領域を形成する工程 において、II族元素イオンを第２の導電型を与える不純
物イオンとする打込処理を行うとともに、その打込処理
と前後してまたは同時に、窒素イオンの打込処理を行う
ことを特徴とするバイポーラトランジスタの製法。[Claims] 1. On a semiconductor substrate, a first semiconductor layer having a first conductivity type, and a second semiconductor layer having a second conductivity type opposite to the first conductivity type; a step of forming a laminate in which a third semiconductor layer having a first conductivity type is stacked in that order, and selectively performing a first etching treatment on the laminate from above; forming a mesa-shaped fourth semiconductor layer from the third semiconductor layer by performing the process to a depth that does not reach the second semiconductor layer; forming the fourth semiconductor layer on the stack; After or before the process, implanting impurity ions giving the second conductivity type from above is selectively performed on the first semiconductor layer so as to surround the mesa portion of the second semiconductor layer. An impurity ion implantation region having a depth reaching the first semiconductor layer is implanted into the stacked body from above by implanting impurity ions to a depth reaching the first semiconductor layer. In the method for manufacturing a bipolar transistor, which includes a step of forming the fourth semiconductor layer and the impurity ion implantation region, on the outer surface of the laminate, after the step of forming the fourth semiconductor layer and the impurity ion implantation region,
a step of forming a mask layer having a window that allows the impurity ion implantation region to be exposed to the outside; , by performing a process of introducing an impurity imparting a second conductivity type by diffusion using a window in the mask layer, the impurity ion-implanted region has the activated second conductivity type. At the same time as forming a first semiconductor region, a region facing the window on the surface side of the first semiconductor region has a second conductivity type and has a specific resistance sufficiently lower than that of the first semiconductor region. 1. A method for manufacturing a bipolar transistor, comprising the step of forming a second semiconductor region having a second semiconductor region. 2. In the method for manufacturing a bipolar transistor according to claim 1, the first conductivity type is n-type and the second conductivity type is p-type, and in the step of forming the impurity ion implantation region, A bipolar transistor characterized in that an implantation process is performed to use group II element ions as impurity ions imparting a second conductivity type, and a nitrogen ion implantation process is performed before, after, or at the same time as the implantation process. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197388A JPH07120666B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197388A JPH07120666B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273354A true JPH01273354A (en) | 1989-11-01 |
| JPH07120666B2 JPH07120666B2 (en) | 1995-12-20 |
Family
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Family Applications (1)
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| JP10197388A Expired - Fee Related JPH07120666B2 (en) | 1988-04-25 | 1988-04-25 | Manufacturing method of bipolar transistor |
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| JP (1) | JPH07120666B2 (en) |
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1988
- 1988-04-25 JP JP10197388A patent/JPH07120666B2/en not_active Expired - Fee Related
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