JPH01272158A

JPH01272158A - 半導体装置およびその製法

Info

Publication number: JPH01272158A
Application number: JP10060488A
Authority: JP
Inventors: Takuji Keno; 毛野　拓治; Kazuyuki Tomii; 富井　和志; Yasunori Miyamoto; 宮本　靖典; Takuya Komoda; 卓哉菰田; Mitsuhide Maeda; 前田　光英; Yuji Suzuki; 裕二鈴木
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1988-04-23
Filing date: 1988-04-23
Publication date: 1989-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体装置およびその製法に関する〔従来の
技術〕半導体装置として、静電誘導サイリスクや絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）のように、アノー
ド領域とカソード領域の間に、アノード領域と逆導電型
の高比抵抗領域を備え、同高比抵抗領域を流れる電流が
ゲート電極に印加される電圧に応じて制御され、電子と
正札の両方の荷電担体がキャリアとなっている装置があ
る。例えば、静電誘導サイリスクは、第３図にみるよう
な構成である。

静電誘導サイリスタ２０は、アノード領域２１とカソー
ド領域２３の間に高比抵抗領域（ベース領域）２２を備
え、カソード領域２３の近傍にゲート領域２４を備えて
いる。もちろん各領域２１．２３．２４には電極２１′
、２３′、２４′が、それぞれ設けられている。この静
電誘導サイリスタ２０は、電流密度が大きく、かつ、順
方向電圧降下（オン抵抗）が小さく、しかも、ターンオ
ン時間が短いという特徴を有する。しかしながら、遮断
時は、アノード側から注入される正孔を瞬時にして断て
ないため、ターンオフ時間が、例えば、ＭＯＳ　Ｆ　Ｅ
Ｔ等に比べて長い（通常、数μｓ〜数十μｓ程度）とい
う問題がある。

従来、ターンオフ時間を短くするために、高比抵抗領域
内に電子線やプロトンを照射して格子欠陥領域を形成し
たり、金や白金等の重金属を拡散してライフタイムキラ
ー領域を形成したりすることが行われている。格子欠陥
領域やライフタイムキラー領域はターンオフ時にアノー
ド側から注入されてくる正孔を直ちに消滅させるため、
ターンオフ時間が短くなる。

〔発明が解決しようとする課題〕

しかしながら、前記の格子欠陥領域の形成やう・イフタ
イムキラー領域の形成は、逆方向リーク電流の増加とい
う半導体装置の性能低下を伴う。

しかも、電子線やプロトンの照射による格子欠陥領域の
形成や重金属の拡散によるライフタイムキラー領域の形
成は、その欠陥濃度や重金属濃度を一定に揃えることが
難しいために、ターンオフ時間のバラツキが大きい。

この発明は、上記事情に鑑み、リーク電流が少なく、し
かも、短くてバラツキの少ないターンオフ時間を有する
半導体装置とその製法を提供することを課題とする。

〔課題を解決するための手段〕

前記課題を解決するため、請求項１記載の半導体装置は
、半導体基板の一例にアノード領域を、他側にカソード
領域を備え、円領域の間に電流通路となる高比抵抗領域
を備えている構成において、前記アノード領域における
カソード領域と相対する位置に、同アノード領域と逆導
電型の埋め込み領域を設けるようにしている。

請求項２に記載の半導体装置の製法では、アノード領域
の全厚みのうち一部の厚みを有する半導体基板を用い、
カソード領域と相対する個所に逆導電型の不純物領域を
形成した後、前記アノード領域の残りの厚み分を積層す
る工程を含むようにしている。

〔作　　　用〕

請求項１記載の半導体装置は、アノード領域において、
ターンオフ時に荷電担体（例えば、正孔）が多く残るカ
ソード領域に相対する位置に、逆導電型の埋め込み領域
があり、ターンオフ時、同埋め込み領域がアノード領域
内での正孔の再結合が効果的に促進されるなどして、正
孔は極めて短い間に消滅してしまう。しかも、基板内に
は、リーク電流の増加を伴う格子欠陥領域や重金属の拡
散領域がなく、あるのは、精度良く不純物濃度制御がで
きる逆導電型の埋め込み不純物領域だけである。

請求項２記載の発明では、アノード領域の全厚みのうち
一部の厚み分を有する基板の、カソード領域に相対する
個所に逆導電型の不純物領域を形成し、ついで、アノー
ド領域の残りの厚み分を積層している。残りの厚み分の
積層により、不純物領域が埋め込まれるので、埋め込み
領域がアノード領域内に形成される。

埋め込み領域の形成は、不純物拡散と半導体層の積層（
例えば、エピタキシャル成長）等、半導体装置の製法で
極く普通に用いられている工程であり、しかも、不純物
拡散領域での不純物濃度の制御は、格子欠陥密度や重金
属濃度の制御に比べて容易である。

さらに、この請求項２記載の発明では、埋め込み領域形
成用の不純物拡散は浅く拡散時間が短くてすむ、不純物
領域の埋め込みをアノード領域の残りの厚分の８１層に
より行うからである。拡散時間が短い場合は、拡散時間
が長い場合に比べて、完成した不純物領域自体のバラツ
キが少ない。領域のデイメンジョンや不純物濃度が良く
揃うのである。

〔実　施　例〕

以下、この発明にかかる半導体装置およびその製法を、
その一実施例をあられす図面を参照しながら、装置、続
いて製法という順で説明する。

第１図は、請求項１記載の半導体装置の一例である静電
誘導サイリスタ（以下、「サイリスク」という）をあら
れす。

サイリスタ１は、半導体基板１ａの裏面（−例）に設け
られたアノード領域２と、この基板１ａの表面（他側）
に設けられたカソード領域４およびゲート領域５とを備
えている。電流通路となる高比抵抗領域３はアノード領
域２とカソード領域４の間に設けられている。この高比
抵抗領域（ベース領域とも称される）３は真性半導体層
であってもよいことはいうまでもない。アノード領域２
にはアノード電極２′が、カソード領域４にはカソード
電極４′が、ゲート領域５にはゲート電極５′が、それ
ぞれ設けられている。このサイリスタ１では、ゲート電
極５′に印加される電圧を調節することにより、高比抵
抗領域３を制御（いわゆる電導変調）して、導通・遮断
動作がなされるサイリスタ１では、荷電担体（この場合
は正孔）寿命を縮める埋め込み領域６が、アノード領域
２におけるカソード領域４と相対する位置に設けられて
いる。同埋め込み領域６は、アノード領域２と逆導電型
の不純物領域である。そのため、この埋め込み領域６が
リーク電流の増加を伴わずに、正孔を瞬時にして消滅さ
せ、ターンオフ時間を縮める作用をすることは、上で説
明した通りである。しかも、不純物濃度は良く一定に揃
っているため、ターンオフ時間のバラツキも少ない。

続いて、請求項２記載の半導体装置の製法の一例による
サイリスク製造について説明する。

まず、第２図（ａ）にみるように、Ｐ層の上にＮ−層が
ある半導体基板１０を準備する。Ｐｆｆｉはアノード領
域の一部の厚み分である。一方、Ｎ−層は高比抵抗領域
となるが、もちろん、ゲート領域およびカソード領域が
形成される。請求項２記載の発明では、半導体基板とし
て、このように、アノード領域の全厚みのうち一部の厚
みを有するものを用いて製造を行うようにする。

ついで、Ｎ−層表面にマスク（図示省略）を設け、不純
物を選択拡散することにより、第２図（ｂ）に示すよう
に、ゲート領域５を形成する。ゲート領域５形成後、第
２図（ｂ）にみるように、Ｎ−層表面のＳｉ０ｇ膜にカ
ソード領域形成用の不純物を拡散するための窓１２を明
け、一方、Ｐ層表面の５ｔ（ｈ膜には埋め込み領域形成
用の不純物を拡散するための窓１４を明ける。窓１４は
窓１２の直下にあるように明けられる。つまり、窓１２
を備えたマスク１１と窓１４を備えたマスク１３を形成
するのである。

マスク１１．１３を形成した後、Ｎ型用の不純物を注入
拡散する。そうすると、第２図（Ｃ１にみるように、Ｎ
゛型不純物領域ができる。窓工２に形成されたＮ゛領域
カソード領域４であり、窓１４に形成されたＮ“領域６
′は埋め込み領域になる。Ｎゝ領域６′は、丁度、カソ
ード領域４に相対する位置にある。窓１４が窓１２の直
下にあったからである。

裏面のマスク１３をエツチング除去した後、Ｐ層の上に
Ｃ５ｔｌＢ　＝　１０　”儂゛３以上の濃度でＰ”Ｎを
積石する。そうすると、第２図（ｄ）にみるように、ア
ノード領域２と埋め込み領域６が完成することとなる。

最終的には、第１図のサイリスタ１と同様、各電極を形
成してサイリスタを完成させるようにする。

このようにして、前記の利点を有するサイリスクを作成
することができるのである。

上に説明した製法の一例では、マスク１１．１３を形成
する際の窓１２．１４が明く個所以外のところを覆うレ
ジストを両５ｉｎｓ膜上に形成するまでは、個別の作業
で行うが、それ以後、５ｉＯｉ膜をエツチングして窓１
２．１４を明けたり、窓１２．１４に不純物領域を形成
したりするのは同時に行える。したがって、作業として
は、Ｐ層表面のマスク１３形成用のパターン化レジスト
を設ける作業と、Ｐ＋層をエピタキシャル成長させる作
業が増える程度である。

なお、第１図および第２図（ｄ）では、便宜上、図面で
はアノード領域２全体をＰ“眉として表しているが、高
比抵抗領域３寄りでは厳密にはＰＪｉである。先に形成
したアノード領域の一部厚み分が２層であるからである
。アノード領域２の先に形成した一部厚みを、後で積む
Ｐ゛層よりも少し不純物濃度が低い２層にするのは、先
のＰＭで、もし不純物濃度が余り高いと、Ｎ型用不純物
を拡散しても、Ｐ型不純物で帳消しされる量が多くなり
、Ｎ＋領領域変えるのが難しい場合があるためである。

もちろん、先に形成するアノード領域の一部厚み分がＰ
“層であってもよい。また、逆に、後に積まれるアノー
ド領域の残り分がＰＭであってもよい。

この発明は上記実施例に限らない。例えば、サイリスタ
が、第１図に示すような表面ゲート型でなく、いわゆる
埋め込みゲート型等の他の構造のものであってもよい。

半導体装置も、絶縁ゲート型バイポーラトランジスタ等
の他の種類の半導体装置であってもよい。なお、トラン
ジスタの場合は、通常、カソード領域はソース領域と、
アノード領域はドレイン領域と称される。

〔発明の効果〕

上記で説明した請求項１記載の半導体装置は、以下の効
果を奏する。

ターンオフ動作の際、荷電担体が多く残るカソード領域
に相対する位置に、逆導電型の埋め込み層があり、同埋
め込み層が荷電担体の再結合を促進するなどして瞬時に
消滅させるため、ターンオフ時間が短い。

格子欠陥領域やライフタイムキラー領域がないため、リ
ーク電流が少ない。

埋め込み領域の不純物濃度は比較的良く揃うため、ター
ンオフ時間のバラツキが少ない。

請求項２記載の発明は、上記の効果を有する半導体装置
を得ることができる他に、下記のような効果がある。

埋め込み領域形成に必要な工程が、不純物の拡散や半導
体層の積層等、半導体製造で極く普通に用いられる工程
ばかりであるから、半導体装置の製造は容易である。

埋め込み領域形成の際の不純物拡散は浅く行うだけであ
るから、埋め込み領域自体のバラツキが少なく、−層、
ターンオフ時間のバラツキが少なくなる。

【図面の簡単な説明】

第１図は、請求項１記載の発明の半導体装置の一例のサ
イリスタをあられす縦断面図、第２図（ａ）〜Ｔｄ）は
、このサイリスクを請求項２記載の発明の半導体装置の
製法の一例により製造するときの様子を工程順にあられ
す縦断面図、第３図は、サイリスタの基本構成をあられ
す縦断面図である。 ■・・・サイリスク（半導体装置）　　　ｌａ・・・半
導体基板　２・・・アノード領域　　３・・・高比抵抗
領域４・・・カソード領域　　６・・・埋め込み領域　
　ｌＯ・・・アノード領域の全厚みのうち一部の厚みを
有する半導体基板代理人　弁理士　　松　本　武　彦第２図（ｂ）第２図（Ｃ）（ｄ）

Claims

【特許請求の範囲】１　半導体基板の一側にアノード領域を、他側にカソー
ド領域を備え、両領域の間に電流通路となる高比抵抗領
域を備えている半導体装置において、前記アノード領域
におけるカソード領域と相対する位置に、同アノード領
域と逆導電型の埋め込み領域が設けられていることを特
徴とする半導体装置。２　半導体基板の一側にアノード領域を、他側にカソー
ド領域を備え、両領域の間に電流通路となる高比抵抗領
域を備えている半導体装置を製造する方法において、前
記アノード領域の全厚みのうち一部の厚みを有する半導
体基板を用い、前記カソード領域と相対する個所に逆導
電型の不純物領域を形成した後、前記アノード領域の残
りの厚み分を積層する工程を含むことを特徴とする半導
体装置の製法。