JPH01271867A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01271867A JPH01271867A JP10063788A JP10063788A JPH01271867A JP H01271867 A JPH01271867 A JP H01271867A JP 10063788 A JP10063788 A JP 10063788A JP 10063788 A JP10063788 A JP 10063788A JP H01271867 A JPH01271867 A JP H01271867A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- pipeline
- token
- processors
- connections
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 32
- 239000000872 buffer Substances 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 239000013598 vector Substances 0.000 description 5
- 125000001246 bromo group Chemical group Br* 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 206010011906 Death Diseases 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段 (第1図)作用
実施例
本発明の第1実施例 (第2〜10図)本発明の第
2実施例 (第11図)本発明の第3実施例
(第12〜16図)本発明の第4実施例 (第17
図)本発明の第5実施例 (第18〜20図)発明
の効果 〔概 要〕 データ処理装置に関し、 ハード面での柔軟性を充分に活用して多用なユーザー要
求に応えることのできるデータ処理装置を提供すること
を目的とし、 複数の独立した処理機能を内部に有するプロセッサを、
複数個直列に接続してパイプラインを構成し、各プロセ
ンナ数部の処理機能が、プロセッサ接続数およびパイプ
ライン中の自己の接続順位に応じて選択され、選択され
た各処理機能により一連の処理が実行されるデータ処理
装置において、前記各プロセッサに対し、プロセッサの
接続数を通知する第1の通知手段と、前記各プロセッサ
に対し、接続順位を通知する第2の通知手段と、を備え
て構成している。
2実施例 (第11図)本発明の第3実施例
(第12〜16図)本発明の第4実施例 (第17
図)本発明の第5実施例 (第18〜20図)発明
の効果 〔概 要〕 データ処理装置に関し、 ハード面での柔軟性を充分に活用して多用なユーザー要
求に応えることのできるデータ処理装置を提供すること
を目的とし、 複数の独立した処理機能を内部に有するプロセッサを、
複数個直列に接続してパイプラインを構成し、各プロセ
ンナ数部の処理機能が、プロセッサ接続数およびパイプ
ライン中の自己の接続順位に応じて選択され、選択され
た各処理機能により一連の処理が実行されるデータ処理
装置において、前記各プロセッサに対し、プロセッサの
接続数を通知する第1の通知手段と、前記各プロセッサ
に対し、接続順位を通知する第2の通知手段と、を備え
て構成している。
本発明は、データ処理装置に関し、特に、同一の複数の
プロセッサを構成に含め、例えば図形データを処理する
データ処理装置に関する。
プロセッサを構成に含め、例えば図形データを処理する
データ処理装置に関する。
一般に、グラフインク表示装置では、ユーザーの希望す
る表示図形の形状や色などの情報を図形リスI・とじて
記述し、表示装置は、記述された図形リスI・を順番に
処理して、最終的に表示画面上に所望の図形を描画させ
ている。
る表示図形の形状や色などの情報を図形リスI・とじて
記述し、表示装置は、記述された図形リスI・を順番に
処理して、最終的に表示画面上に所望の図形を描画させ
ている。
従来、グラフインク表示装置を設計するにあたっては、
図形処理の流、れを「座標変換部」 「クリップ部」な
どの幾つかの処理モジュールに分割し、それぞれの処理
モジュールをその性能とコスI・とのバランスに応して
ハードウェアまたはプロセッサとファームウェアで実現
し、それらをp rpoハソファを介して結合するごと
でグラフインク表示装置を実現するのが−・般的であっ
た。
図形処理の流、れを「座標変換部」 「クリップ部」な
どの幾つかの処理モジュールに分割し、それぞれの処理
モジュールをその性能とコスI・とのバランスに応して
ハードウェアまたはプロセッサとファームウェアで実現
し、それらをp rpoハソファを介して結合するごと
でグラフインク表示装置を実現するのが−・般的であっ
た。
こうして、−台の表示装置を例えば出来るだけ高速動作
するように設計した後に、今度は表示速度は多少遅くと
も装置の機能(線分・多角形といった図形の表示の種類
、ヘタ塗り・網掛げといった図形の表現能力)は同一な
装置を低コストで設計する必要が生じたときは、改めて
設計をやり直さざるを得なかった。
するように設計した後に、今度は表示速度は多少遅くと
も装置の機能(線分・多角形といった図形の表示の種類
、ヘタ塗り・網掛げといった図形の表現能力)は同一な
装置を低コストで設計する必要が生じたときは、改めて
設計をやり直さざるを得なかった。
即ち図形処理の流れの一部に着目すると、処理機能が同
一であるのに、高速版と低価格版という相反する課題を
実現するには、通常は別々のハード、ファームを設計し
なくてはならなかった。
一であるのに、高速版と低価格版という相反する課題を
実現するには、通常は別々のハード、ファームを設計し
なくてはならなかった。
そこで複数のファームウェアを搭載したプロセッサを、
所要数接続してパイプラインを構成した[グラフインク
プロセッサ」が提案されている。
所要数接続してパイプラインを構成した[グラフインク
プロセッサ」が提案されている。
このグラフインクプロセッサによれば、座標変換やクリ
ップ処理等などの各処理をパイプライン接続された各プ
ロセッサ内のファームウェアで分担するとともに、この
分担量を変えられるようにしている。例えば高速性が求
められる場合には、プlコセソザ数を増やして1つのフ
ァームウェアの分担量を少なくし、あるいは、低コスト
が求められる場合には、1つのファームウェアの分担量
を増やしてプロセンナ数を少なくするといったように必
要に応じて柔軟にシステム構成を変えられるようにして
いる。
ップ処理等などの各処理をパイプライン接続された各プ
ロセッサ内のファームウェアで分担するとともに、この
分担量を変えられるようにしている。例えば高速性が求
められる場合には、プlコセソザ数を増やして1つのフ
ァームウェアの分担量を少なくし、あるいは、低コスト
が求められる場合には、1つのファームウェアの分担量
を増やしてプロセンナ数を少なくするといったように必
要に応じて柔軟にシステム構成を変えられるようにして
いる。
ところで、このようなグラフインクプロセッサにあって
は、ハード面でのシステム構成を柔軟にして設計の容易
化を図るといった点では優れたものであるが、ソフ!・
面での柔軟性という観点から見ると、未だ不充分である
ことが判明した。すなわぢ、上述のグラフィックプロセ
ン・す゛では、各プロセッサを初期化するための多量の
情報を常にホストコンピュータに管理させており、この
ため、システム構成が変更された場合、ソフトウェアに
記載された初期化情報も変更をしいられ、バーI−面で
の柔軟性が充分に生かしきれないといった不具合があり
、改傳の余地があった。
は、ハード面でのシステム構成を柔軟にして設計の容易
化を図るといった点では優れたものであるが、ソフ!・
面での柔軟性という観点から見ると、未だ不充分である
ことが判明した。すなわぢ、上述のグラフィックプロセ
ン・す゛では、各プロセッサを初期化するための多量の
情報を常にホストコンピュータに管理させており、この
ため、システム構成が変更された場合、ソフトウェアに
記載された初期化情報も変更をしいられ、バーI−面で
の柔軟性が充分に生かしきれないといった不具合があり
、改傳の余地があった。
そごで、本発明は、初期化情報の更新にも柔軟性を持た
せることにより、ハード面での柔軟性を充分に活用して
、多用なユーザー要求に容易に応えることのできるデー
タ処理装置を提供するごとを目的としている。
せることにより、ハード面での柔軟性を充分に活用して
、多用なユーザー要求に容易に応えることのできるデー
タ処理装置を提供するごとを目的としている。
第1図は本発明のデータ処理装置の原理ブロック図を示
す。
す。
第1図において、複数の独立した処理機能1a〜1nを
内部に有するプロセッサ2を、複数個直列に接続してパ
イプラインを構成し、各プロセッサ2内部の処理機能が
、プロセッサの接続数およびパイプライン中の自己の接
続順位に応じて選択され、選択された各処理機能により
一連の処理が実行されるデータ処理装置において、前記
各プロセッサ2に対し、プロセッサの接続数を通知する
第1の通知手段3と、前記各プロセッサ2に対し、接続
順位を通知する第2の通知手段4と、を備えて構成して
いる。
内部に有するプロセッサ2を、複数個直列に接続してパ
イプラインを構成し、各プロセッサ2内部の処理機能が
、プロセッサの接続数およびパイプライン中の自己の接
続順位に応じて選択され、選択された各処理機能により
一連の処理が実行されるデータ処理装置において、前記
各プロセッサ2に対し、プロセッサの接続数を通知する
第1の通知手段3と、前記各プロセッサ2に対し、接続
順位を通知する第2の通知手段4と、を備えて構成して
いる。
本発明では、第1および第2の通知手段から各プロセッ
サに対して、プロセンサの接続数およびパイプライン中
の自己の接続順位が通知され、各プロセンサは、パイプ
ラインで行われる一連の処理のうち、自己の分担する処
理機能を選択する。
サに対して、プロセンサの接続数およびパイプライン中
の自己の接続順位が通知され、各プロセンサは、パイプ
ラインで行われる一連の処理のうち、自己の分担する処
理機能を選択する。
したがって、ホストコンピュータでは、大量の初期化情
報(すなわち、上記各プロセッサが分担する処理機能の
情報)を管理する必要がないので、ソフト負担が軽減さ
れ、システム構成の変更を容易に行うことができる。
報(すなわち、上記各プロセッサが分担する処理機能の
情報)を管理する必要がないので、ソフト負担が軽減さ
れ、システム構成の変更を容易に行うことができる。
以下、本発明を図面に基づいて説明する。
第2〜10図は本発明の第1実施例を示す図であり、グ
ラフインク表示装置に適用した例である。
ラフインク表示装置に適用した例である。
なお、以下の説明においては、グラフインク表示装置の
システム全般について述べているが、本発明の適用を受
ける部分はシステム中の図形データを信号処理する部分
であり、後述する幾何処理部14(DDA16を含めて
もよい)がその部分に該当する。幾何処理部14は、後
に詳述するように、複数の同一構成のプロセッサ(Po
t、PO2・−・・・・)を縦続接続して構成されるも
ので、各プロセッサは、各々が1つのICチップとして
作られ、要求される処理速度やコストに応じてその接続
数が自在に選択できるようになっている。したがって、
本発明の意図するところは、幾何処理部14あるいはこ
の幾何処理部14を構成するプロセンサ(POl、PO
2・・・・・・)で実現されるものである。
システム全般について述べているが、本発明の適用を受
ける部分はシステム中の図形データを信号処理する部分
であり、後述する幾何処理部14(DDA16を含めて
もよい)がその部分に該当する。幾何処理部14は、後
に詳述するように、複数の同一構成のプロセッサ(Po
t、PO2・−・・・・)を縦続接続して構成されるも
ので、各プロセッサは、各々が1つのICチップとして
作られ、要求される処理速度やコストに応じてその接続
数が自在に選択できるようになっている。したがって、
本発明の意図するところは、幾何処理部14あるいはこ
の幾何処理部14を構成するプロセンサ(POl、PO
2・・・・・・)で実現されるものである。
まず、構成を説明する。第2図において、グラフインク
表示装置10は、システム全体の制御を行うとともに、
システムの立上げ時に後述のトークンA、Bを生成する
ホストコンピュータ(第1および第2の通知手段)11
と、図形要素および座標変換行列等の図形リストを格納
するセグメントバッファ部12と、セグメントバッファ
部12を管理するセグメント管理部13と、ユーザーが
定義する3次元の座標系(モデリング座標系)で記述さ
れた図形の各頂点の座標値と法線ベクトルとに基づいて
、図形の各頂点の座標値と色の値を出力する処理(詳細
は後述)を行う複数のプロセッサでパイプライン構成さ
れた幾何処理部14と、図形要素が内実されたベクトル
列を発生する面塗り部15と、個々のベクトル列を画素
列に分解するD D A (digital diff
erential analyzer) 16と、画素
列が書き込まれるフレームバッファ部17と、フレーム
バッファ部17の内容を可視表示する表示部18と、を
含んで構成されている。
表示装置10は、システム全体の制御を行うとともに、
システムの立上げ時に後述のトークンA、Bを生成する
ホストコンピュータ(第1および第2の通知手段)11
と、図形要素および座標変換行列等の図形リストを格納
するセグメントバッファ部12と、セグメントバッファ
部12を管理するセグメント管理部13と、ユーザーが
定義する3次元の座標系(モデリング座標系)で記述さ
れた図形の各頂点の座標値と法線ベクトルとに基づいて
、図形の各頂点の座標値と色の値を出力する処理(詳細
は後述)を行う複数のプロセッサでパイプライン構成さ
れた幾何処理部14と、図形要素が内実されたベクトル
列を発生する面塗り部15と、個々のベクトル列を画素
列に分解するD D A (digital diff
erential analyzer) 16と、画素
列が書き込まれるフレームバッファ部17と、フレーム
バッファ部17の内容を可視表示する表示部18と、を
含んで構成されている。
第3図は上記幾何処理部14で行われる処理機能を示す
図である。以下、各処理の内容を列挙する。
図である。以下、各処理の内容を列挙する。
(1)モデリング変換処理
モデリング座標系により各頂点の座標値および法線ベク
トルが記述された図形を組み合わせ、物体を構築する座
標系(世界座標系)に変換する処理。
トルが記述された図形を組み合わせ、物体を構築する座
標系(世界座標系)に変換する処理。
(ff)輝度算出処理
世界座標系で表わされた各頂点の座標値や法線ベクトル
、属性で設定されている光源や視点の位置および光源の
色などを用いて各頂点の輝度を算出する処理。
、属性で設定されている光源や視点の位置および光源の
色などを用いて各頂点の輝度を算出する処理。
(III)視野変換処理
図形を任意の視点から眺めた図に変換し、世界座標系の
各頂点の座標値を0−1に正規化された座標系(正規化
投影座標系)に変換する処理。
各頂点の座標値を0−1に正規化された座標系(正規化
投影座標系)に変換する処理。
(IV)クリップ処理
画面に表示するだめの正規化投影座標系上の直方体で記
述された領域に対し、直方体の6つの面(クリップ境界
1〜6)を境界として図形をクリップし、表示領域外に
はみ出す図形を刈り込む処理。
述された領域に対し、直方体の6つの面(クリップ境界
1〜6)を境界として図形をクリップし、表示領域外に
はみ出す図形を刈り込む処理。
(V)WS変換処理
正規化投影座標系上の各頂点を、装置で表示可能な座標
系(装置座標系)に変換する処理。
系(装置座標系)に変換する処理。
幾何処理部14では、これらの(1)〜(V)までの処
理をファームウェアとして実現しているが、実際には、
(1)〜(V)までの処理を更に、各々の処理負荷がほ
ぼ等しい複数のモジュール(本実施例では8つのモジュ
ール)に分割している。
理をファームウェアとして実現しているが、実際には、
(1)〜(V)までの処理を更に、各々の処理負荷がほ
ぼ等しい複数のモジュール(本実施例では8つのモジュ
ール)に分割している。
第4図は分割されたモジュールを示す図である。
以下、各モジュールの処理内容を列挙する。
処理■は、入力図形のうぢ、第4に+1 (但し、k
=Q、1.2・・・・・)の頂点データに対してモデリ
ング変換処理(I)を行い、変換後の座標に輝度算出処
理(II)を行って出力する。
=Q、1.2・・・・・)の頂点データに対してモデリ
ング変換処理(I)を行い、変換後の座標に輝度算出処
理(II)を行って出力する。
処理■ば、第4 k −1−2の頂点データに対して処
理■と同様の処理を行う。
理■と同様の処理を行う。
処理■は、第4に+3の頂点データに対して処理■と同
様の処理を行う。
様の処理を行う。
処理■は、第4に+4の頂点データに対して処理■と同
様の処理を行う。
様の処理を行う。
処理■は、入力図形の全ての頂点に対して視野変換処理
(III)を行った後、6つの境界面のうちの1つの境
界面(クリップ境界1)に対するクリップ処理(TV)
を行う。
(III)を行った後、6つの境界面のうちの1つの境
界面(クリップ境界1)に対するクリップ処理(TV)
を行う。
処理■は、6つの境界面のうちの2つの境界面(クリッ
プ境界2.3)に対するクリップ処理(rV)を行う。
プ境界2.3)に対するクリップ処理(rV)を行う。
処理■は、6つの境界面のうちの2つの境界面(クリッ
プ境界4.5)に対するクリップ処理を行う。
プ境界4.5)に対するクリップ処理を行う。
処理■は、6つの境界面のうちの残りの1つの境界面(
クリップ境界6)に対するクリップ処理を行った後、W
S変換処理(V)を実行する。
クリップ境界6)に対するクリップ処理を行った後、W
S変換処理(V)を実行する。
上述の■〜■までの処理は、最大8個のプロセッサ゛P
OI〜PO8で分担される。
OI〜PO8で分担される。
第5図は、代表としてマイクロプロセッサPO1を示す
図である。マイクロプロセソザPOI内部には、ファー
ムウェアで構成された複数の独立した処理機能M1〜M
8が備えられ、Mlは前記処理■に、M2は前記処理■
に、・・・・・・M8は前記処理■に、それぞれ対応し
た機能を有している。
図である。マイクロプロセソザPOI内部には、ファー
ムウェアで構成された複数の独立した処理機能M1〜M
8が備えられ、Mlは前記処理■に、M2は前記処理■
に、・・・・・・M8は前記処理■に、それぞれ対応し
た機能を有している。
例えば、マイクロプロセッサPOIの1つだけでもグラ
フインク処理に必要な機能を発揮することができるが、
この場合、Ml−M8に対して1つのMPUがザービス
することとなるので処理速度が遅い。そこで、システム
要求や性能コスI・等を勘案して適当なプロセッサ数(
本実施例では最大8個)を決定し、これらのプロセッサ
を縦続接続することが行われる。
フインク処理に必要な機能を発揮することができるが、
この場合、Ml−M8に対して1つのMPUがザービス
することとなるので処理速度が遅い。そこで、システム
要求や性能コスI・等を勘案して適当なプロセッサ数(
本実施例では最大8個)を決定し、これらのプロセッサ
を縦続接続することが行われる。
第6図(a)〜(C)は、それぞれ、8個、4個、2個
のプロセッサで構成した幾何処理部14を示す図である
。
のプロセッサで構成した幾何処理部14を示す図である
。
また、第7図(a)〜(C)は、それぞれ8個、4個、
2個のプロセッサで構成されたうちの初段のプロセッサ
であり、接続数に応じて内部のモジュールが選択されて
いる。例えば、第7図(a)は最も高速の8個接続の例
であり、この場合、図示した初段のプロセッサではMl
が選択され、図示しない2段目のプロセッサPO2では
M2が、・・・・・・8段目のプロセッサPO8ではM
8が選択されている。
2個のプロセッサで構成されたうちの初段のプロセッサ
であり、接続数に応じて内部のモジュールが選択されて
いる。例えば、第7図(a)は最も高速の8個接続の例
であり、この場合、図示した初段のプロセッサではMl
が選択され、図示しない2段目のプロセッサPO2では
M2が、・・・・・・8段目のプロセッサPO8ではM
8が選択されている。
第8図は、1つのマイクロプロセッサ(例えばPOl)
の構成図である。マイクロプロセッサPO1は、データ
の人出力や各種演算等の処理を行うMPU20と、MP
U20の動作を規定するファームウェアや2つの初期化
トークン(後述する)を処理するためのプログラムおよ
び2つの初期化トークンから得られる情報を基に本マイ
クロブロセ・7ザが行うべき処理を選択するためのテー
ブル等が格納されたROM21と、MPU20の動作に
必要な係数や作業領域を作るためのRAM22と、プロ
セッサ外部からの入力データをバッファリングする入力
FIFO23と、プロセッサ外部への出力データをバッ
ファリングする出力FIFO24と、を備えている。な
お、D、はデータバス、D2、D、はデータ線、D4〜
D7は信号線である。
の構成図である。マイクロプロセッサPO1は、データ
の人出力や各種演算等の処理を行うMPU20と、MP
U20の動作を規定するファームウェアや2つの初期化
トークン(後述する)を処理するためのプログラムおよ
び2つの初期化トークンから得られる情報を基に本マイ
クロブロセ・7ザが行うべき処理を選択するためのテー
ブル等が格納されたROM21と、MPU20の動作に
必要な係数や作業領域を作るためのRAM22と、プロ
セッサ外部からの入力データをバッファリングする入力
FIFO23と、プロセッサ外部への出力データをバッ
ファリングする出力FIFO24と、を備えている。な
お、D、はデータバス、D2、D、はデータ線、D4〜
D7は信号線である。
第9図(a)(b)は、2つのトークンを示す図であり
、2つのトークンは、電源投入やりセント直後のように
、初期化動作が必要な場合、ホストコンピュータ11か
ら幾何処理部14内のマイクロプロセッサPot〜PC
)8で構成されたパイプラインに供給されるもので、第
9図(a)に示す初期化トークン(以下、トークンA)
は、識別情報TAGIおよびパイプラインを構成する各
プロセッサ(POI〜P08)を通る毎にインクリメン
トされるプロセッサ接続順位情報(PAS−N、但し、
イニシャル値は1)を有している。また、第9図(b)
に示す初期化l・−クン(以下、トークンB)は、識別
情報TAG2およびパイプライ7i11J後のPAS−
Hに基づいて設定されるプロセッサ接続数(パイプライ
ン段数に相当する)情報(PL−N)を有している。
、2つのトークンは、電源投入やりセント直後のように
、初期化動作が必要な場合、ホストコンピュータ11か
ら幾何処理部14内のマイクロプロセッサPot〜PC
)8で構成されたパイプラインに供給されるもので、第
9図(a)に示す初期化トークン(以下、トークンA)
は、識別情報TAGIおよびパイプラインを構成する各
プロセッサ(POI〜P08)を通る毎にインクリメン
トされるプロセッサ接続順位情報(PAS−N、但し、
イニシャル値は1)を有している。また、第9図(b)
に示す初期化l・−クン(以下、トークンB)は、識別
情報TAG2およびパイプライ7i11J後のPAS−
Hに基づいて設定されるプロセッサ接続数(パイプライ
ン段数に相当する)情報(PL−N)を有している。
次に、作用を説明する。
例えば、電源投入時やリセット直後において、幾何処理
部14を構成する各々のマイクロプロセッサPot〜P
O8は、第1O図に示す初期設定プログラムを実行する
。第10図において、まず、ステップ(以下、Pと略す
)Plでデータ(トークンAあるいはトークンB)を読
込み、次いで、P2で、TAGを識別する。TAGIの
場合、トーク7Aであり、コノ場合、P3でPAS−N
をRAM22内の領域Maに格納する。今、本プログラ
ムを実行しているプロセッサがパイプライン初段のPO
Iであれば、I) A S −Nはイニシャル値“1
”なので、POIのMaには初段を示す” 1 ”が格
納される。次いで、P4では、PAS7Nをインクリメ
ント(+1)L、PSで次段のプロセッサ(例えばPO
2)にインクリメンI〜されたP2O AS−Nを含むトークンAを出力する。
部14を構成する各々のマイクロプロセッサPot〜P
O8は、第1O図に示す初期設定プログラムを実行する
。第10図において、まず、ステップ(以下、Pと略す
)Plでデータ(トークンAあるいはトークンB)を読
込み、次いで、P2で、TAGを識別する。TAGIの
場合、トーク7Aであり、コノ場合、P3でPAS−N
をRAM22内の領域Maに格納する。今、本プログラ
ムを実行しているプロセッサがパイプライン初段のPO
Iであれば、I) A S −Nはイニシャル値“1
”なので、POIのMaには初段を示す” 1 ”が格
納される。次いで、P4では、PAS7Nをインクリメ
ント(+1)L、PSで次段のプロセッサ(例えばPO
2)にインクリメンI〜されたP2O AS−Nを含むトークンAを出力する。
PO2〜PO8は上述のP1〜P、を繰り返し、その結
果、PO2〜PO8の各Maにはそれぞれのパイプライ
ン中における接続順位を示す数(例えば、PO2→″2
”、PO3→″3″・・・・・・PO3−“8”)が格
納される。
果、PO2〜PO8の各Maにはそれぞれのパイプライ
ン中における接続順位を示す数(例えば、PO2→″2
”、PO3→″3″・・・・・・PO3−“8”)が格
納される。
そして、トークンAがパイプラインを一巡してホストコ
ンピュータ11に戻ると、ホストコンピュータ11はト
ークンAのPAS−N (このときPAS−Nは8″)
を参照してI・−クンBのPL−Nを同数に設定し、こ
のトークンBをパイプラインに供給する。
ンピュータ11に戻ると、ホストコンピュータ11はト
ークンAのPAS−N (このときPAS−Nは8″)
を参照してI・−クンBのPL−Nを同数に設定し、こ
のトークンBをパイプラインに供給する。
第10図において、Plで読込まれたトークンBはP2
でTAG2が識別され、P6でPL−NをRAM22内
の領域Mbに格納した後、P?で次段のプロセッサに出
力される。全てのプロセッサで上記Pb、P7を繰返し
、その結果、各プロセッサのMbには、同一のパイプラ
イン接続数が格納されることとなる。
でTAG2が識別され、P6でPL−NをRAM22内
の領域Mbに格納した後、P?で次段のプロセッサに出
力される。全てのプロセッサで上記Pb、P7を繰返し
、その結果、各プロセッサのMbには、同一のパイプラ
イン接続数が格納されることとなる。
そして、例えばパイプライン初段のマイクロブ0セソザ
Potでは、MaおよびMbの内容に従って担当すべき
処理を決定する。すなわち、本実施例の幾何処理部14
は8段のプロセッサPot〜PO8で構成されているか
ら、マイクロプロセッサPOIにおける機能分担は前第
7図(、a )に対応し、Mlを分担すればよい。同様
にしてPO2はM2を、PO3はMaを・・・・・・P
O8はMaをそれぞれ分担すればよい。すなわち、各プ
ロセッサは自己の領域Ma、、Mb内に格納された接続
順位および接続数に従って自己の分担すべき機能を知る
ことができるので、必要な処理機能を実行すべく適当な
ファームウェアを実行することができる。
Potでは、MaおよびMbの内容に従って担当すべき
処理を決定する。すなわち、本実施例の幾何処理部14
は8段のプロセッサPot〜PO8で構成されているか
ら、マイクロプロセッサPOIにおける機能分担は前第
7図(、a )に対応し、Mlを分担すればよい。同様
にしてPO2はM2を、PO3はMaを・・・・・・P
O8はMaをそれぞれ分担すればよい。すなわち、各プ
ロセッサは自己の領域Ma、、Mb内に格納された接続
順位および接続数に従って自己の分担すべき機能を知る
ことができるので、必要な処理機能を実行すべく適当な
ファームウェアを実行することができる。
ここで、幾何処理部14のプロセッサ数が上述してきた
8段から4段に変更された場合の襟期設定動作について
説明する。まず、ホストコンピュータ11からイニシャ
ル値“1”に設定されたPAS−Nを含むトークンAが
パイプラインに供給されると、パイプライン初段のマイ
クロプロセンサPO1では、PAS−Nの値a 1 +
+をMaに格納し、PAS−Nをインクリメント(+1
)L、た後、次段のPO2に出力する。PO2では同様
にしてI)AS−Nの値°゛2”をMaに格納し、PA
S−Nをインクリメントした後、次々段のPO2に出力
する。ごのようにして最終段のPO2のMaにPAS−
Nの値゛4′が格納されると、このPAS−Nを含むト
ークンAはポストコンピュータ11に戻され、ポストコ
ンピュータ11はPAS−Nの値“′4”を参照してP
L−Nに同数をセントし、このPL−Nを含むI・−ク
ンBをパイプラインに供給する。
8段から4段に変更された場合の襟期設定動作について
説明する。まず、ホストコンピュータ11からイニシャ
ル値“1”に設定されたPAS−Nを含むトークンAが
パイプラインに供給されると、パイプライン初段のマイ
クロプロセンサPO1では、PAS−Nの値a 1 +
+をMaに格納し、PAS−Nをインクリメント(+1
)L、た後、次段のPO2に出力する。PO2では同様
にしてI)AS−Nの値°゛2”をMaに格納し、PA
S−Nをインクリメントした後、次々段のPO2に出力
する。ごのようにして最終段のPO2のMaにPAS−
Nの値゛4′が格納されると、このPAS−Nを含むト
ークンAはポストコンピュータ11に戻され、ポストコ
ンピュータ11はPAS−Nの値“′4”を参照してP
L−Nに同数をセントし、このPL−Nを含むI・−ク
ンBをパイプラインに供給する。
そして、4段のマイクロプロセッサPOI〜P○4は、
PL−Nの値“4′をそれぞれのMbに格納した後、M
aおよびMbに基づいて自己が分担すべき処理を決定す
る。
PL−Nの値“4′をそれぞれのMbに格納した後、M
aおよびMbに基づいて自己が分担すべき処理を決定す
る。
すなわち、パイプラインを通るトークンAのPA S−
Nの値はパイプライン最終段のプロセソ゛す“(8段構
成の場合PO8,4段構成の場合PO4,2段構成の場
合PO2)を通過した時点でパイプライン構成段数(プ
ロセッサの接続数)を示し、また、l−−クンBのP
L−Nは上記PAS−Nに従って設定されるから、初期
設定時にトークンAおよびトークンBをパイプラインに
供給するだけで、パイプライン段数が変更された場合で
も、これに柔軟に対応して各ブロモ・ノサの分担すべき
処理機能を切り換えることができる。
Nの値はパイプライン最終段のプロセソ゛す“(8段構
成の場合PO8,4段構成の場合PO4,2段構成の場
合PO2)を通過した時点でパイプライン構成段数(プ
ロセッサの接続数)を示し、また、l−−クンBのP
L−Nは上記PAS−Nに従って設定されるから、初期
設定時にトークンAおよびトークンBをパイプラインに
供給するだけで、パイプライン段数が変更された場合で
も、これに柔軟に対応して各ブロモ・ノサの分担すべき
処理機能を切り換えることができる。
このように本実施例では、パイプライン中の各ブロセ、
7ザを一般道る毎にインクリメントされるPAS−Nを
含むトークンA、およびこのPAS−Nに従って設定さ
れるPL−Nを含むトークンBの2つの初期化トークン
を、初期設定時にiiビイブライン中供給している。し
たがって、1〜−クンAのPAS−Nは、パイプライン
を一巡した時点でそのときのブロモ・ノ・す゛接続数を
表わすものとなるから、プロセッサ数が変更された場合
でも、各プロセッサは自己の分担すべき処理の決定を上
記PAS−N、PL−Hに基づいて柔軟性よく行うこと
ができる。すなわち、ユーザー要求に応してプロセッサ
数を増減するに際し、各ブロモ・ノサの分担する機能を
予め設定する必要がなく、この場合、初期設定時に、1
−−クンA、Bをバイプラインに供給するだけで、自動
的に機能設定が行われる。その結果、コス1〜に応じて
複数のプロセッサを適数接続して幾何処理部14を構成
するといったハード面での柔軟性が充分に活かされ、多
用なユーザー要求に容易に応えることができる。
7ザを一般道る毎にインクリメントされるPAS−Nを
含むトークンA、およびこのPAS−Nに従って設定さ
れるPL−Nを含むトークンBの2つの初期化トークン
を、初期設定時にiiビイブライン中供給している。し
たがって、1〜−クンAのPAS−Nは、パイプライン
を一巡した時点でそのときのブロモ・ノ・す゛接続数を
表わすものとなるから、プロセッサ数が変更された場合
でも、各プロセッサは自己の分担すべき処理の決定を上
記PAS−N、PL−Hに基づいて柔軟性よく行うこと
ができる。すなわち、ユーザー要求に応してプロセッサ
数を増減するに際し、各ブロモ・ノサの分担する機能を
予め設定する必要がなく、この場合、初期設定時に、1
−−クンA、Bをバイプラインに供給するだけで、自動
的に機能設定が行われる。その結果、コス1〜に応じて
複数のプロセッサを適数接続して幾何処理部14を構成
するといったハード面での柔軟性が充分に活かされ、多
用なユーザー要求に容易に応えることができる。
第2JZ11fi−桝
第11図は、第1実施例のトークンA、Bを1つの初期
化トークン(トークンC)とした本発明の第2実施例を
示す図である。この場合、ポストコンピュータ11には
、予めパイプライン段数、すなわち、幾何処理部14の
ブロモソリ−接続数がデータとして入力されている必要
がある。本実施例では、パイプラインに1つのトークン
を供給するだけでよく、初期化時間の短縮化が期待でき
る。
化トークン(トークンC)とした本発明の第2実施例を
示す図である。この場合、ポストコンピュータ11には
、予めパイプライン段数、すなわち、幾何処理部14の
ブロモソリ−接続数がデータとして入力されている必要
がある。本実施例では、パイプラインに1つのトークン
を供給するだけでよく、初期化時間の短縮化が期待でき
る。
棗3X差桝
第12〜16図は本実施例の第3実施例を示す図である
。第12図は1つのプロセッサを示し、1つのプロセッ
サにはパイプライン段数設定端子が設けられている。こ
の端子には例えばディソプスイソヂ等が接続されており
、そのときのプロセッサ接続数に対応したコード化スイ
ッチ情報が端子からプロセッサ内部に人力される。
。第12図は1つのプロセッサを示し、1つのプロセッ
サにはパイプライン段数設定端子が設けられている。こ
の端子には例えばディソプスイソヂ等が接続されており
、そのときのプロセッサ接続数に対応したコード化スイ
ッチ情報が端子からプロセッサ内部に人力される。
第13図はプロセッサの構成を示す図であり、プロセッ
サには、第1実施例と同様なMPU20、R○M21、
RAM22、入力FIFO23および出力FIFO24
が備えられるとともに、加えて、パイプライン段数設定
端子から入力されたコード化スイッチ情報をデコードす
る回路(以下、デコード回路25)が備えられている。
サには、第1実施例と同様なMPU20、R○M21、
RAM22、入力FIFO23および出力FIFO24
が備えられるとともに、加えて、パイプライン段数設定
端子から入力されたコード化スイッチ情報をデコードす
る回路(以下、デコード回路25)が備えられている。
第14図は上述のパイプライン段数設定端子からプロセ
ッサ・に入力されるコード情報を示す図であり、コード
情報はパイプラインを構成するプロセッサのうち、初段
のプロセッサに対してのみプロセツサ構成を示す情報(
例えば8段の場合“HHH”)が与えられ、2段目以降
はオール” L”が固定値として与えられる。
ッサ・に入力されるコード情報を示す図であり、コード
情報はパイプラインを構成するプロセッサのうち、初段
のプロセッサに対してのみプロセツサ構成を示す情報(
例えば8段の場合“HHH”)が与えられ、2段目以降
はオール” L”が固定値として与えられる。
また第15図は本第3実施例で用いられる初期化トーク
ン(トークンD)を表わしている。なお、このトークン
は第2実施例と同一のものであるが、PL−Hの設定に
はホストコンピュータ11は関与していない。PL−H
の設定はパイプライン初段のプロセッサで行われる。
ン(トークンD)を表わしている。なお、このトークン
は第2実施例と同一のものであるが、PL−Hの設定に
はホストコンピュータ11は関与していない。PL−H
の設定はパイプライン初段のプロセッサで行われる。
このような構成において、初期設定時、初段のプロセッ
サは、第16図のプログラムを実行する。
サは、第16図のプログラムを実行する。
まずP、で、自己のプロセッサ位置が1段目(すなわち
、パイプライン初段)か否かを判別する。
、パイプライン初段)か否かを判別する。
今、実行中のプロセッサは初段であるから、pHzでデ
コード回路25からの出力(パイプライン段数)を読込
んでPL−Nを設定し、Pl+でホストコンピュータ1
1から供給されたトークンにPL−Nをセントして生成
し、PL4で次段以降のプロセッサにパイプラインを通
して出力する。
コード回路25からの出力(パイプライン段数)を読込
んでPL−Nを設定し、Pl+でホストコンピュータ1
1から供給されたトークンにPL−Nをセントして生成
し、PL4で次段以降のプロセッサにパイプラインを通
して出力する。
次段以降のプロセッサでは、同じく第16図のプログラ
ムを実行し、この場合、pHのNO命令に従って、PI
SでPL−NおよびPAS−NをRAM22に格納し、
PI3でPAS−Nをインクリメントした後、pHtで
トークンを出力する。そして、PI3で、格納されたP
L−NおよびPAS−Nに従って自己の分担すべき処理
を決定する。なお、プロセッサ接続数が変更になった場
合には、前第14図に従って初段に位置するプロセンサ
のパイプライン段数設定端子へのコード化情報を変更す
ればよく、これにより、PL−N’が変更され、その結
果、各プロセッサは変更されたPL−Hに従って自己の
分担すべき処理の決定を行う。したがって、本実施例で
もプロセンサ接続数が変更された場合、これに柔軟性よ
く対応することができる。
ムを実行し、この場合、pHのNO命令に従って、PI
SでPL−NおよびPAS−NをRAM22に格納し、
PI3でPAS−Nをインクリメントした後、pHtで
トークンを出力する。そして、PI3で、格納されたP
L−NおよびPAS−Nに従って自己の分担すべき処理
を決定する。なお、プロセッサ接続数が変更になった場
合には、前第14図に従って初段に位置するプロセンサ
のパイプライン段数設定端子へのコード化情報を変更す
ればよく、これにより、PL−N’が変更され、その結
果、各プロセッサは変更されたPL−Hに従って自己の
分担すべき処理の決定を行う。したがって、本実施例で
もプロセンサ接続数が変更された場合、これに柔軟性よ
く対応することができる。
第↓実旌尉
第17〜19図は本発明の第4実施例を示す図であり、
第3実施例のパイプライン設定用端子を全てのプロセッ
サに設けた例である。本実施例では各プロセッサに対し
てパイプライン段数設定端子から、プロセッサ接続数が
通知されるので、ホストコンピュータIIからパイプラ
インに供給されるトークンEは、第17図に示すように
識別情報TAG5と、I) A S −Nだけでよい。
第3実施例のパイプライン設定用端子を全てのプロセッ
サに設けた例である。本実施例では各プロセッサに対し
てパイプライン段数設定端子から、プロセッサ接続数が
通知されるので、ホストコンピュータIIからパイプラ
インに供給されるトークンEは、第17図に示すように
識別情報TAG5と、I) A S −Nだけでよい。
したがって、ポストコンピュータタ11のソフトウェア
負担をより軽減することができる。
負担をより軽減することができる。
す、トークンを用いずに初期化を行う例である。
第18図は本実施例のプロセッサであり、プロセッサに
は第3.4実施例と同様なパイプライン段数設定端子が
設けられ、加えて、パイプライン内位置設定端子が設け
られている。これらの両端子には、第19図に示すよう
に各プロセッサ固有に割当てられたコード情報が加えら
れている。
は第3.4実施例と同様なパイプライン段数設定端子が
設けられ、加えて、パイプライン内位置設定端子が設け
られている。これらの両端子には、第19図に示すよう
に各プロセッサ固有に割当てられたコード情報が加えら
れている。
第20図はプロセッサを示す図であり、プロセッサは第
3実施例と同様なMPU20.ROM21.RAM22
、入力FIFO23、出力FIFO24およびデコード
回路25が備えられるとともに、加えて、パイプライン
内位置をデコードする回路(デコード回路26)が備え
られている。
3実施例と同様なMPU20.ROM21.RAM22
、入力FIFO23、出力FIFO24およびデコード
回路25が備えられるとともに、加えて、パイプライン
内位置をデコードする回路(デコード回路26)が備え
られている。
このような構成によれば、プロセッサの接続数が変更さ
れた場合、各プロセッサのパイプライン段数設定用端子
およびパイプライン内位置設定用端子に加えるコード情
報を、第19図に示すコード表に従って変更すればよい
。したがって、トークンを用いなくともよいので、ポス
トコンピュータ11に全く依存せずに初期化を行うこと
ができ、ホストコンピュータ11のソフトウェア負担を
一層軽減することができる。
れた場合、各プロセッサのパイプライン段数設定用端子
およびパイプライン内位置設定用端子に加えるコード情
報を、第19図に示すコード表に従って変更すればよい
。したがって、トークンを用いなくともよいので、ポス
トコンピュータ11に全く依存せずに初期化を行うこと
ができ、ホストコンピュータ11のソフトウェア負担を
一層軽減することができる。
本発明によれば、パイプライン構成されたデータ処理装
置の初期化情報を、ホストコンピュータに管理させるこ
となく、例えばグラフインク処理装置を構成することが
できる。したがって、パイプライン段数の変更に際して
は、ポストコンピュータのソフトウェアを大幅に変更せ
ずに行うことができ、ハード面での柔軟性を充分に活用
して、多様なユーザー要求に容易に応えることができる
。
置の初期化情報を、ホストコンピュータに管理させるこ
となく、例えばグラフインク処理装置を構成することが
できる。したがって、パイプライン段数の変更に際して
は、ポストコンピュータのソフトウェアを大幅に変更せ
ずに行うことができ、ハード面での柔軟性を充分に活用
して、多様なユーザー要求に容易に応えることができる
。
第1図は本発明の原理ブロック図、
第2〜10図は本発明の第1実施例を示す図であり・
第2図はそのグラフインク処理装置の全体構成図、
第3図はその幾何処理部における処理機能を示ず図、
第4図はその幾何処理部における処理機能を複数のモジ
ュールに細分化して示す図、 第5図はその1つのプロセッサのファームウェア構成を
示す図、 第6図(a)〜(C)はその各々異なった個数のプロセ
ッサで構成した幾何処理部を示す図、第7図(a)〜(
C)は第6図(a)〜(C)に関係してその初段のプロ
セッサをそれぞれ示す図、 第8図はその1つのプロセッサのハードウェアを示す構
成図、 第9図(a)(b)はそのトークンAおよびトークンB
をそれぞれ示す図、 第10図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、 第11図は本発明の第2実施例を示すそのトークンCを
示す図、 第12〜16図は本発明の第3実施例を示す図であり・ 第12図はそのプロセッサの入出力端子図、第13図は
そのプロセッサのハードウェアを示す図、 第14図はそのコード情報を示す図、 第15図はそのトークンDを示ず図、 第16図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、 第17図は本発明の第4実施例を示すそのトークンEを
示す図、 第18〜20図は本発明の第5実施例を示す図であり・ 第18図はそのプロセッサの入出力端子図、第19図は
そのコード情報を示す図、 第20図はそのプロセッサのハードウェアを示す図であ
る。 ■a〜1n・・・・・・処理機能、 2・・・・・・プロセッサ、 3・・・・・・第1の通知手段、 4・・・・・・第2の通知手段、 11・・・・・・ホストコンピュータ(第1および第2
の通知手段)、 14・・・・・・幾何処理部、 25.26・・・・・・デコード回路、M1〜M8・・
・・・・処理機能、 POI〜PO8・・・・・・マイクロプロセッサ。 呵 1ト K
ュールに細分化して示す図、 第5図はその1つのプロセッサのファームウェア構成を
示す図、 第6図(a)〜(C)はその各々異なった個数のプロセ
ッサで構成した幾何処理部を示す図、第7図(a)〜(
C)は第6図(a)〜(C)に関係してその初段のプロ
セッサをそれぞれ示す図、 第8図はその1つのプロセッサのハードウェアを示す構
成図、 第9図(a)(b)はそのトークンAおよびトークンB
をそれぞれ示す図、 第10図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、 第11図は本発明の第2実施例を示すそのトークンCを
示す図、 第12〜16図は本発明の第3実施例を示す図であり・ 第12図はそのプロセッサの入出力端子図、第13図は
そのプロセッサのハードウェアを示す図、 第14図はそのコード情報を示す図、 第15図はそのトークンDを示ず図、 第16図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、 第17図は本発明の第4実施例を示すそのトークンEを
示す図、 第18〜20図は本発明の第5実施例を示す図であり・ 第18図はそのプロセッサの入出力端子図、第19図は
そのコード情報を示す図、 第20図はそのプロセッサのハードウェアを示す図であ
る。 ■a〜1n・・・・・・処理機能、 2・・・・・・プロセッサ、 3・・・・・・第1の通知手段、 4・・・・・・第2の通知手段、 11・・・・・・ホストコンピュータ(第1および第2
の通知手段)、 14・・・・・・幾何処理部、 25.26・・・・・・デコード回路、M1〜M8・・
・・・・処理機能、 POI〜PO8・・・・・・マイクロプロセッサ。 呵 1ト K
Claims (11)
- (1)複数の独立した処理機能1a〜1nを内部に有す
るプロセッサ2を、 複数個直列に接続してパイプラインを構成し、各プロセ
ッサ2内部の処理機能が、プロセッサの接続数およびパ
イプライン中の自己の接続順位に応じて選択され、 選択された各処理機能により一連の処理が実行されるデ
ータ処理装置において、 前記各プロセッサ2に対し、プロセッサの接続数を通知
する第1の通知手段3と、 前記各プロセッサ2に対し、接続順位を通知する第2の
通知手段4と、 を備えたことを特徴とするデータ処理装置。 - (2)前記第2の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、 該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを一巡して
前記第1の通知手段に戻り、 該第1の通知手段は最終的に更新されたトークンの内容
に基づいてプロセッサの接続数を知り、 該接続数をパイプラインを介して各プロセッサに通知す
ることを特徴とする請求項1記載のデータ処理装置。 - (3)前記第2の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、 該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、 また、前記第1の通知手段は、予め設定されたプロセッ
サ接続数を含むトークンをパイプラインに供給し、パイ
プラインを介して各プロセッサに接続数を通知すること
を特徴とする請求項1記載のデータ処理装置。 - (4)前記第2の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、 該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、 また、前記第1の通知手段は、パイプライン初段のプロ
セッサであり、 該プロセッサは、このプロセッサに対して予め設定され
たプロセッサ接続数をパイプラインを介して次段以降の
各プロセッサに通知することを特徴とする請求項1記載
のデータ処理装置。 - (5)前記第2の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、 該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、 また、前記第1の通知手段は、各プロセッサに対して専
用に、若しくは共通に設けられた設定手段であり、 該設定手段は、予め設定されたプロセッサ接続数を各プ
ロセッサに通知することを特徴とする請求項1項記載の
データ処理装置。 - (6)前記第2の通知手段は、各プロセッサに対して専
用に設けられた設定手段であり、 それぞれの設定手段は、対応するプロセッサに対して予
め設定された接続順位を通知することを特徴とする請求
項5記載のデータ処理装置。 - (7)所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、 最終的に更新された該所定のトークンの内容に基づいて
通知されたプロセッサ接続数を受け取るとともに、該接
続数を出力する手段とを備えたことを特徴とするプロセ
ッサ。 - (8)所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、 予め設定されたプロセッサ接続数を含むトークンを受け
、該トークンから接続数を受け取るとともに、該トーク
ンを出力する手段とを備えたことを特徴とするプロセッ
サ。 - (9)所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、 プロセッサ接続数を設定する手段と、 該手段により設定された接続数を出力する手段とを備え
、パイプライン初段に位置することを特徴とするプロセ
ッサ。 - (10)所定のトークンの内容をパイプライン中におけ
る自己の接続順位として受け取るとともに、該内容を更
新して出力する手段と、 プロセッサ接続数を設定する手段とを備え、パイプライ
ンの任意の段に位置することを特徴とするプロセッサ。 - (11)パイプライン中の自己の接続順位を設定する手
段と、 プロセッサ接続数を設定する手段とを備えたことを特徴
とするプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10063788A JPH01271867A (ja) | 1988-04-22 | 1988-04-22 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10063788A JPH01271867A (ja) | 1988-04-22 | 1988-04-22 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01271867A true JPH01271867A (ja) | 1989-10-30 |
Family
ID=14279344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10063788A Pending JPH01271867A (ja) | 1988-04-22 | 1988-04-22 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01271867A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005203852A (ja) * | 2004-01-13 | 2005-07-28 | Sony Corp | 画像処理装置および画像処理方法、並びに、画像処理システム |
JP2006040054A (ja) * | 2004-07-28 | 2006-02-09 | Mitsubishi Electric Corp | 画像処理装置 |
-
1988
- 1988-04-22 JP JP10063788A patent/JPH01271867A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005203852A (ja) * | 2004-01-13 | 2005-07-28 | Sony Corp | 画像処理装置および画像処理方法、並びに、画像処理システム |
JP2006040054A (ja) * | 2004-07-28 | 2006-02-09 | Mitsubishi Electric Corp | 画像処理装置 |
JP4498848B2 (ja) * | 2004-07-28 | 2010-07-07 | 三菱電機株式会社 | 画像処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5920326A (en) | Caching and coherency control of multiple geometry accelerators in a computer graphics system | |
CA1304824C (en) | Pipelined lighting model processing system for a graphics workstation's shading function | |
US7133047B2 (en) | Method and mechanism for programmable filtering of texture map data in 3D graphics subsystems | |
US4862392A (en) | Geometry processor for graphics display system | |
US7737982B2 (en) | Method and system for minimizing an amount of data needed to test data against subarea boundaries in spatially composited digital video | |
US8237705B2 (en) | Hierarchical processor array | |
US7522171B1 (en) | On-the-fly reordering of 32-bit per component texture images in a multi-cycle data transfer | |
US20020109682A1 (en) | Method, system and computer program product for efficiently utilizing limited resources in a graphics device | |
EP1847965A1 (en) | Plotting device and plotting method | |
CN101371247A (zh) | 用于图形处理器的并行阵列结构 | |
JPH09319891A (ja) | 画像処理装置及びその処理方法 | |
EP0910039A2 (en) | Graphics accelerator | |
US4799056A (en) | Display system having extended raster operation circuitry | |
US6462743B1 (en) | Pipeline processing system and method | |
JPH10307720A (ja) | ジオメトリ・アクセラレータ性能向上システム | |
JPH01271867A (ja) | データ処理装置 | |
CN113939058A (zh) | 一种色温可控的多路光源混色方法、装置及终端设备 | |
EP4270321A1 (en) | Graphic rendering method and apparatus, and storage medium | |
US5535315A (en) | Graphic coloring system in a graphic-display system having separately stored shape/positional data and color data selectively combinable to form desired images of differing shapes and colors | |
US20030169272A1 (en) | Image generation apparatus and method thereof | |
JP3743369B2 (ja) | グラフィックス描画装置およびその方法 | |
Kaya | New trends in graphic display system architecture | |
JPH07272000A (ja) | テクスチャマッピング装置 | |
JPS5895787A (ja) | 画像表示装置 | |
JPH01992A (ja) | グラフィック表示装置 |