JPH01271867A

JPH01271867A - データ処理装置

Info

Publication number: JPH01271867A
Application number: JP10063788A
Authority: JP
Inventors: Masayuki Okamoto; 雅之岡本; Mitsuru Yamauchi; 山内　満; Toshiyuki Goto; 敏行後藤; Toshiya Mima; 美間　俊哉; Hiroshi Nakayama; 寛中山; Kenji Kato; 謙治加藤; Koichi Aida; 公一会田; Shigeru Fujii; 藤井　滋; Tomoaki Tanabe; 田辺　智明
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-22
Filing date: 1988-04-22
Publication date: 1989-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段　（第１図）作用実施例本発明の第１実施例　　　（第２〜１０図）本発明の第
２実施例　　　（第１１図）本発明の第３実施例　　　
（第１２〜１６図）本発明の第４実施例　　　（第１７
図）本発明の第５実施例　　　（第１８〜２０図）発明
の効果〔概　要〕データ処理装置に関し、ハード面での柔軟性を充分に活用して多用なユーザー要
求に応えることのできるデータ処理装置を提供すること
を目的とし、複数の独立した処理機能を内部に有するプロセッサを、
複数個直列に接続してパイプラインを構成し、各プロセ
ンナ数部の処理機能が、プロセッサ接続数およびパイプ
ライン中の自己の接続順位に応じて選択され、選択され
た各処理機能により一連の処理が実行されるデータ処理
装置において、前記各プロセッサに対し、プロセッサの
接続数を通知する第１の通知手段と、前記各プロセッサ
に対し、接続順位を通知する第２の通知手段と、を備え
て構成している。

〔産業上の利用分野〕

本発明は、データ処理装置に関し、特に、同一の複数の
プロセッサを構成に含め、例えば図形データを処理する
データ処理装置に関する。

一般に、グラフインク表示装置では、ユーザーの希望す
る表示図形の形状や色などの情報を図形リスＩ・とじて
記述し、表示装置は、記述された図形リスＩ・を順番に
処理して、最終的に表示画面上に所望の図形を描画させ
ている。

〔従来の技術〕

従来、グラフインク表示装置を設計するにあたっては、
図形処理の流、れを「座標変換部」　「クリップ部」な
どの幾つかの処理モジュールに分割し、それぞれの処理
モジュールをその性能とコスＩ・とのバランスに応して
ハードウェアまたはプロセッサとファームウェアで実現
し、それらをｐ　ｒｐｏハソファを介して結合するごと
でグラフインク表示装置を実現するのが−・般的であっ
た。

こうして、−台の表示装置を例えば出来るだけ高速動作
するように設計した後に、今度は表示速度は多少遅くと
も装置の機能（線分・多角形といった図形の表示の種類
、ヘタ塗り・網掛げといった図形の表現能力）は同一な
装置を低コストで設計する必要が生じたときは、改めて
設計をやり直さざるを得なかった。

即ち図形処理の流れの一部に着目すると、処理機能が同
一であるのに、高速版と低価格版という相反する課題を
実現するには、通常は別々のハード、ファームを設計し
なくてはならなかった。

そこで複数のファームウェアを搭載したプロセッサを、
所要数接続してパイプラインを構成した［グラフインク
プロセッサ」が提案されている。

このグラフインクプロセッサによれば、座標変換やクリ
ップ処理等などの各処理をパイプライン接続された各プ
ロセッサ内のファームウェアで分担するとともに、この
分担量を変えられるようにしている。例えば高速性が求
められる場合には、プｌコセソザ数を増やして１つのフ
ァームウェアの分担量を少なくし、あるいは、低コスト
が求められる場合には、１つのファームウェアの分担量
を増やしてプロセンナ数を少なくするといったように必
要に応じて柔軟にシステム構成を変えられるようにして
いる。

〔発明が解決しようとする課題〕

ところで、このようなグラフインクプロセッサにあって
は、ハード面でのシステム構成を柔軟にして設計の容易
化を図るといった点では優れたものであるが、ソフ！・
面での柔軟性という観点から見ると、未だ不充分である
ことが判明した。すなわぢ、上述のグラフィックプロセ
ン・す゛では、各プロセッサを初期化するための多量の
情報を常にホストコンピュータに管理させており、この
ため、システム構成が変更された場合、ソフトウェアに
記載された初期化情報も変更をしいられ、バーＩ−面で
の柔軟性が充分に生かしきれないといった不具合があり
、改傳の余地があった。

そごで、本発明は、初期化情報の更新にも柔軟性を持た
せることにより、ハード面での柔軟性を充分に活用して
、多用なユーザー要求に容易に応えることのできるデー
タ処理装置を提供するごとを目的としている。

〔課題を解決するための手段〕

第１図は本発明のデータ処理装置の原理ブロック図を示
す。

第１図において、複数の独立した処理機能１ａ〜１ｎを
内部に有するプロセッサ２を、複数個直列に接続してパ
イプラインを構成し、各プロセッサ２内部の処理機能が
、プロセッサの接続数およびパイプライン中の自己の接
続順位に応じて選択され、選択された各処理機能により
一連の処理が実行されるデータ処理装置において、前記
各プロセッサ２に対し、プロセッサの接続数を通知する
第１の通知手段３と、前記各プロセッサ２に対し、接続
順位を通知する第２の通知手段４と、を備えて構成して
いる。

〔作　用〕

本発明では、第１および第２の通知手段から各プロセッ
サに対して、プロセンサの接続数およびパイプライン中
の自己の接続順位が通知され、各プロセンサは、パイプ
ラインで行われる一連の処理のうち、自己の分担する処
理機能を選択する。

したがって、ホストコンピュータでは、大量の初期化情
報（すなわち、上記各プロセッサが分担する処理機能の
情報）を管理する必要がないので、ソフト負担が軽減さ
れ、システム構成の変更を容易に行うことができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜１０図は本発明の第１実施例を示す図であり、グ
ラフインク表示装置に適用した例である。

なお、以下の説明においては、グラフインク表示装置の
システム全般について述べているが、本発明の適用を受
ける部分はシステム中の図形データを信号処理する部分
であり、後述する幾何処理部１４（ＤＤＡ１６を含めて
もよい）がその部分に該当する。幾何処理部１４は、後
に詳述するように、複数の同一構成のプロセッサ（Ｐｏ
ｔ、ＰＯ２・−・・・・）を縦続接続して構成されるも
ので、各プロセッサは、各々が１つのＩＣチップとして
作られ、要求される処理速度やコストに応じてその接続
数が自在に選択できるようになっている。したがって、
本発明の意図するところは、幾何処理部１４あるいはこ
の幾何処理部１４を構成するプロセンサ（ＰＯｌ、ＰＯ
２・・・・・・）で実現されるものである。

まず、構成を説明する。第２図において、グラフインク
表示装置１０は、システム全体の制御を行うとともに、
システムの立上げ時に後述のトークンＡ、Ｂを生成する
ホストコンピュータ（第１および第２の通知手段）１１
と、図形要素および座標変換行列等の図形リストを格納
するセグメントバッファ部１２と、セグメントバッファ
部１２を管理するセグメント管理部１３と、ユーザーが
定義する３次元の座標系（モデリング座標系）で記述さ
れた図形の各頂点の座標値と法線ベクトルとに基づいて
、図形の各頂点の座標値と色の値を出力する処理（詳細
は後述）を行う複数のプロセッサでパイプライン構成さ
れた幾何処理部１４と、図形要素が内実されたベクトル
列を発生する面塗り部１５と、個々のベクトル列を画素
列に分解するＤ　Ｄ　Ａ　（ｄｉｇｉｔａｌ　ｄｉｆｆ
ｅｒｅｎｔｉａｌ　ａｎａｌｙｚｅｒ）　１６と、画素
列が書き込まれるフレームバッファ部１７と、フレーム
バッファ部１７の内容を可視表示する表示部１８と、を
含んで構成されている。

第３図は上記幾何処理部１４で行われる処理機能を示す
図である。以下、各処理の内容を列挙する。

（１）モデリング変換処理モデリング座標系により各頂点の座標値および法線ベク
トルが記述された図形を組み合わせ、物体を構築する座
標系（世界座標系）に変換する処理。

（ｆｆ）輝度算出処理世界座標系で表わされた各頂点の座標値や法線ベクトル
、属性で設定されている光源や視点の位置および光源の
色などを用いて各頂点の輝度を算出する処理。

（ＩＩＩ）視野変換処理図形を任意の視点から眺めた図に変換し、世界座標系の
各頂点の座標値を０−１に正規化された座標系（正規化
投影座標系）に変換する処理。

（ＩＶ）クリップ処理画面に表示するだめの正規化投影座標系上の直方体で記
述された領域に対し、直方体の６つの面（クリップ境界
１〜６）を境界として図形をクリップし、表示領域外に
はみ出す図形を刈り込む処理。

（Ｖ）ＷＳ変換処理正規化投影座標系上の各頂点を、装置で表示可能な座標
系（装置座標系）に変換する処理。

幾何処理部１４では、これらの（１）〜（Ｖ）までの処
理をファームウェアとして実現しているが、実際には、
（１）〜（Ｖ）までの処理を更に、各々の処理負荷がほ
ぼ等しい複数のモジュール（本実施例では８つのモジュ
ール）に分割している。

第４図は分割されたモジュールを示す図である。

以下、各モジュールの処理内容を列挙する。

処理■は、入力図形のうぢ、第４に＋１　　（但し、ｋ
＝Ｑ、１．２・・・・・）の頂点データに対してモデリ
ング変換処理（Ｉ）を行い、変換後の座標に輝度算出処
理（ＩＩ）を行って出力する。

処理■ば、第４　ｋ　−１−２の頂点データに対して処
理■と同様の処理を行う。

処理■は、第４に＋３の頂点データに対して処理■と同
様の処理を行う。

処理■は、第４に＋４の頂点データに対して処理■と同
様の処理を行う。

処理■は、入力図形の全ての頂点に対して視野変換処理
（ＩＩＩ）を行った後、６つの境界面のうちの１つの境
界面（クリップ境界１）に対するクリップ処理（ＴＶ）
を行う。

処理■は、６つの境界面のうちの２つの境界面（クリッ
プ境界２．３）に対するクリップ処理（ｒＶ）を行う。

処理■は、６つの境界面のうちの２つの境界面（クリッ
プ境界４．５）に対するクリップ処理を行う。

処理■は、６つの境界面のうちの残りの１つの境界面（
クリップ境界６）に対するクリップ処理を行った後、Ｗ
Ｓ変換処理（Ｖ）を実行する。

上述の■〜■までの処理は、最大８個のプロセッサ゛Ｐ
ＯＩ〜ＰＯ８で分担される。

第５図は、代表としてマイクロプロセッサＰＯ１を示す
図である。マイクロプロセソザＰＯＩ内部には、ファー
ムウェアで構成された複数の独立した処理機能Ｍ１〜Ｍ
８が備えられ、Ｍｌは前記処理■に、Ｍ２は前記処理■
に、・・・・・・Ｍ８は前記処理■に、それぞれ対応し
た機能を有している。

例えば、マイクロプロセッサＰＯＩの１つだけでもグラ
フインク処理に必要な機能を発揮することができるが、
この場合、Ｍｌ−Ｍ８に対して１つのＭＰＵがザービス
することとなるので処理速度が遅い。そこで、システム
要求や性能コスＩ・等を勘案して適当なプロセッサ数（
本実施例では最大８個）を決定し、これらのプロセッサ
を縦続接続することが行われる。

第６図（ａ）〜（Ｃ）は、それぞれ、８個、４個、２個
のプロセッサで構成した幾何処理部１４を示す図である
。

また、第７図（ａ）〜（Ｃ）は、それぞれ８個、４個、
２個のプロセッサで構成されたうちの初段のプロセッサ
であり、接続数に応じて内部のモジュールが選択されて
いる。例えば、第７図（ａ）は最も高速の８個接続の例
であり、この場合、図示した初段のプロセッサではＭｌ
が選択され、図示しない２段目のプロセッサＰＯ２では
Ｍ２が、・・・・・・８段目のプロセッサＰＯ８ではＭ
８が選択されている。

第８図は、１つのマイクロプロセッサ（例えばＰＯｌ）
の構成図である。マイクロプロセッサＰＯ１は、データ
の人出力や各種演算等の処理を行うＭＰＵ２０と、ＭＰ
Ｕ２０の動作を規定するファームウェアや２つの初期化
トークン（後述する）を処理するためのプログラムおよ
び２つの初期化トークンから得られる情報を基に本マイ
クロブロセ・７ザが行うべき処理を選択するためのテー
ブル等が格納されたＲＯＭ２１と、ＭＰＵ２０の動作に
必要な係数や作業領域を作るためのＲＡＭ２２と、プロ
セッサ外部からの入力データをバッファリングする入力
ＦＩＦＯ２３と、プロセッサ外部への出力データをバッ
ファリングする出力ＦＩＦＯ２４と、を備えている。な
お、Ｄ、はデータバス、Ｄ２、Ｄ、はデータ線、Ｄ４〜
Ｄ７は信号線である。

第９図（ａ）（ｂ）は、２つのトークンを示す図であり
、２つのトークンは、電源投入やりセント直後のように
、初期化動作が必要な場合、ホストコンピュータ１１か
ら幾何処理部１４内のマイクロプロセッサＰｏｔ〜ＰＣ
）８で構成されたパイプラインに供給されるもので、第
９図（ａ）に示す初期化トークン（以下、トークンＡ）
は、識別情報ＴＡＧＩおよびパイプラインを構成する各
プロセッサ（ＰＯＩ〜Ｐ０８）を通る毎にインクリメン
トされるプロセッサ接続順位情報（ＰＡＳ−Ｎ、但し、
イニシャル値は１）を有している。また、第９図（ｂ）
に示す初期化ｌ・−クン（以下、トークンＢ）は、識別
情報ＴＡＧ２およびパイプライ７ｉ１１Ｊ後のＰＡＳ−
Ｈに基づいて設定されるプロセッサ接続数（パイプライ
ン段数に相当する）情報（ＰＬ−Ｎ）を有している。

次に、作用を説明する。

例えば、電源投入時やリセット直後において、幾何処理
部１４を構成する各々のマイクロプロセッサＰｏｔ〜Ｐ
Ｏ８は、第１Ｏ図に示す初期設定プログラムを実行する
。第１０図において、まず、ステップ（以下、Ｐと略す
）Ｐｌでデータ（トークンＡあるいはトークンＢ）を読
込み、次いで、Ｐ２で、ＴＡＧを識別する。ＴＡＧＩの
場合、トーク７Ａであり、コノ場合、Ｐ３でＰＡＳ−Ｎ
をＲＡＭ２２内の領域Ｍａに格納する。今、本プログラ
ムを実行しているプロセッサがパイプライン初段のＰＯ
Ｉであれば、Ｉ）　Ａ　Ｓ　−Ｎはイニシャル値“１　
”なので、ＰＯＩのＭａには初段を示す”　１　”が格
納される。次いで、Ｐ４では、ＰＡＳ７Ｎをインクリメ
ント（＋１）Ｌ、ＰＳで次段のプロセッサ（例えばＰＯ
２）にインクリメンＩ〜されたＰ２ＯＡＳ−Ｎを含むトークンＡを出力する。

ＰＯ２〜ＰＯ８は上述のＰ１〜Ｐ、を繰り返し、その結
果、ＰＯ２〜ＰＯ８の各Ｍａにはそれぞれのパイプライ
ン中における接続順位を示す数（例えば、ＰＯ２→″２
”、ＰＯ３→″３″・・・・・・ＰＯ３−“８”）が格
納される。

そして、トークンＡがパイプラインを一巡してホストコ
ンピュータ１１に戻ると、ホストコンピュータ１１はト
ークンＡのＰＡＳ−Ｎ　（このときＰＡＳ−Ｎは８″）
を参照してＩ・−クンＢのＰＬ−Ｎを同数に設定し、こ
のトークンＢをパイプラインに供給する。

第１０図において、Ｐｌで読込まれたトークンＢはＰ２
でＴＡＧ２が識別され、Ｐ６でＰＬ−ＮをＲＡＭ２２内
の領域Ｍｂに格納した後、Ｐ？で次段のプロセッサに出
力される。全てのプロセッサで上記Ｐｂ、Ｐ７を繰返し
、その結果、各プロセッサのＭｂには、同一のパイプラ
イン接続数が格納されることとなる。

そして、例えばパイプライン初段のマイクロブ０セソザ
Ｐｏｔでは、ＭａおよびＭｂの内容に従って担当すべき
処理を決定する。すなわち、本実施例の幾何処理部１４
は８段のプロセッサＰｏｔ〜ＰＯ８で構成されているか
ら、マイクロプロセッサＰＯＩにおける機能分担は前第
７図（、ａ　）に対応し、Ｍｌを分担すればよい。同様
にしてＰＯ２はＭ２を、ＰＯ３はＭａを・・・・・・Ｐ
Ｏ８はＭａをそれぞれ分担すればよい。すなわち、各プ
ロセッサは自己の領域Ｍａ、、Ｍｂ内に格納された接続
順位および接続数に従って自己の分担すべき機能を知る
ことができるので、必要な処理機能を実行すべく適当な
ファームウェアを実行することができる。

ここで、幾何処理部１４のプロセッサ数が上述してきた
８段から４段に変更された場合の襟期設定動作について
説明する。まず、ホストコンピュータ１１からイニシャ
ル値“１”に設定されたＰＡＳ−Ｎを含むトークンＡが
パイプラインに供給されると、パイプライン初段のマイ
クロプロセンサＰＯ１では、ＰＡＳ−Ｎの値ａ　１　＋
＋をＭａに格納し、ＰＡＳ−Ｎをインクリメント（＋１
）Ｌ、た後、次段のＰＯ２に出力する。ＰＯ２では同様
にしてＩ）ＡＳ−Ｎの値°゛２”をＭａに格納し、ＰＡ
Ｓ−Ｎをインクリメントした後、次々段のＰＯ２に出力
する。ごのようにして最終段のＰＯ２のＭａにＰＡＳ−
Ｎの値゛４′が格納されると、このＰＡＳ−Ｎを含むト
ークンＡはポストコンピュータ１１に戻され、ポストコ
ンピュータ１１はＰＡＳ−Ｎの値“′４”を参照してＰ
Ｌ−Ｎに同数をセントし、このＰＬ−Ｎを含むＩ・−ク
ンＢをパイプラインに供給する。

そして、４段のマイクロプロセッサＰＯＩ〜Ｐ○４は、
ＰＬ−Ｎの値“４′をそれぞれのＭｂに格納した後、Ｍ
ａおよびＭｂに基づいて自己が分担すべき処理を決定す
る。

すなわち、パイプラインを通るトークンＡのＰＡ　Ｓ−
Ｎの値はパイプライン最終段のプロセソ゛す“（８段構
成の場合ＰＯ８，４段構成の場合ＰＯ４，２段構成の場
合ＰＯ２）を通過した時点でパイプライン構成段数（プ
ロセッサの接続数）を示し、また、ｌ−−クンＢのＰ　
Ｌ−Ｎは上記ＰＡＳ−Ｎに従って設定されるから、初期
設定時にトークンＡおよびトークンＢをパイプラインに
供給するだけで、パイプライン段数が変更された場合で
も、これに柔軟に対応して各ブロモ・ノサの分担すべき
処理機能を切り換えることができる。

このように本実施例では、パイプライン中の各ブロセ、
７ザを一般道る毎にインクリメントされるＰＡＳ−Ｎを
含むトークンＡ、およびこのＰＡＳ−Ｎに従って設定さ
れるＰＬ−Ｎを含むトークンＢの２つの初期化トークン
を、初期設定時にｉｉビイブライン中供給している。し
たがって、１〜−クンＡのＰＡＳ−Ｎは、パイプライン
を一巡した時点でそのときのブロモ・ノ・す゛接続数を
表わすものとなるから、プロセッサ数が変更された場合
でも、各プロセッサは自己の分担すべき処理の決定を上
記ＰＡＳ−Ｎ、ＰＬ−Ｈに基づいて柔軟性よく行うこと
ができる。すなわち、ユーザー要求に応してプロセッサ
数を増減するに際し、各ブロモ・ノサの分担する機能を
予め設定する必要がなく、この場合、初期設定時に、１
−−クンＡ、Ｂをバイプラインに供給するだけで、自動
的に機能設定が行われる。その結果、コス１〜に応じて
複数のプロセッサを適数接続して幾何処理部１４を構成
するといったハード面での柔軟性が充分に活かされ、多
用なユーザー要求に容易に応えることができる。

第２ＪＺ１１ｆｉ−桝第１１図は、第１実施例のトークンＡ、Ｂを１つの初期
化トークン（トークンＣ）とした本発明の第２実施例を
示す図である。この場合、ポストコンピュータ１１には
、予めパイプライン段数、すなわち、幾何処理部１４の
ブロモソリ−接続数がデータとして入力されている必要
がある。本実施例では、パイプラインに１つのトークン
を供給するだけでよく、初期化時間の短縮化が期待でき
る。

棗３Ｘ差桝第１２〜１６図は本実施例の第３実施例を示す図である
。第１２図は１つのプロセッサを示し、１つのプロセッ
サにはパイプライン段数設定端子が設けられている。こ
の端子には例えばディソプスイソヂ等が接続されており
、そのときのプロセッサ接続数に対応したコード化スイ
ッチ情報が端子からプロセッサ内部に人力される。

第１３図はプロセッサの構成を示す図であり、プロセッ
サには、第１実施例と同様なＭＰＵ２０、Ｒ○Ｍ２１、
ＲＡＭ２２、入力ＦＩＦＯ２３および出力ＦＩＦＯ２４
が備えられるとともに、加えて、パイプライン段数設定
端子から入力されたコード化スイッチ情報をデコードす
る回路（以下、デコード回路２５）が備えられている。

第１４図は上述のパイプライン段数設定端子からプロセ
ッサ・に入力されるコード情報を示す図であり、コード
情報はパイプラインを構成するプロセッサのうち、初段
のプロセッサに対してのみプロセツサ構成を示す情報（
例えば８段の場合“ＨＨＨ”）が与えられ、２段目以降
はオール”　Ｌ”が固定値として与えられる。

また第１５図は本第３実施例で用いられる初期化トーク
ン（トークンＤ）を表わしている。なお、このトークン
は第２実施例と同一のものであるが、ＰＬ−Ｈの設定に
はホストコンピュータ１１は関与していない。ＰＬ−Ｈ
の設定はパイプライン初段のプロセッサで行われる。

このような構成において、初期設定時、初段のプロセッ
サは、第１６図のプログラムを実行する。

まずＰ、で、自己のプロセッサ位置が１段目（すなわち
、パイプライン初段）か否かを判別する。

今、実行中のプロセッサは初段であるから、ｐＨｚでデ
コード回路２５からの出力（パイプライン段数）を読込
んでＰＬ−Ｎを設定し、Ｐｌ＋でホストコンピュータ１
１から供給されたトークンにＰＬ−Ｎをセントして生成
し、ＰＬ４で次段以降のプロセッサにパイプラインを通
して出力する。

次段以降のプロセッサでは、同じく第１６図のプログラ
ムを実行し、この場合、ｐＨのＮＯ命令に従って、ＰＩ
ＳでＰＬ−ＮおよびＰＡＳ−ＮをＲＡＭ２２に格納し、
ＰＩ３でＰＡＳ−Ｎをインクリメントした後、ｐＨｔで
トークンを出力する。そして、ＰＩ３で、格納されたＰ
Ｌ−ＮおよびＰＡＳ−Ｎに従って自己の分担すべき処理
を決定する。なお、プロセッサ接続数が変更になった場
合には、前第１４図に従って初段に位置するプロセンサ
のパイプライン段数設定端子へのコード化情報を変更す
ればよく、これにより、ＰＬ−Ｎ’が変更され、その結
果、各プロセッサは変更されたＰＬ−Ｈに従って自己の
分担すべき処理の決定を行う。したがって、本実施例で
もプロセンサ接続数が変更された場合、これに柔軟性よ
く対応することができる。

第↓実旌尉第１７〜１９図は本発明の第４実施例を示す図であり、
第３実施例のパイプライン設定用端子を全てのプロセッ
サに設けた例である。本実施例では各プロセッサに対し
てパイプライン段数設定端子から、プロセッサ接続数が
通知されるので、ホストコンピュータＩＩからパイプラ
インに供給されるトークンＥは、第１７図に示すように
識別情報ＴＡＧ５と、Ｉ）　Ａ　Ｓ　−Ｎだけでよい。

したがって、ポストコンピュータタ１１のソフトウェア
負担をより軽減することができる。

す、トークンを用いずに初期化を行う例である。

第１８図は本実施例のプロセッサであり、プロセッサに
は第３．４実施例と同様なパイプライン段数設定端子が
設けられ、加えて、パイプライン内位置設定端子が設け
られている。これらの両端子には、第１９図に示すよう
に各プロセッサ固有に割当てられたコード情報が加えら
れている。

第２０図はプロセッサを示す図であり、プロセッサは第
３実施例と同様なＭＰＵ２０．ＲＯＭ２１．ＲＡＭ２２
、入力ＦＩＦＯ２３、出力ＦＩＦＯ２４およびデコード
回路２５が備えられるとともに、加えて、パイプライン
内位置をデコードする回路（デコード回路２６）が備え
られている。

このような構成によれば、プロセッサの接続数が変更さ
れた場合、各プロセッサのパイプライン段数設定用端子
およびパイプライン内位置設定用端子に加えるコード情
報を、第１９図に示すコード表に従って変更すればよい
。したがって、トークンを用いなくともよいので、ポス
トコンピュータ１１に全く依存せずに初期化を行うこと
ができ、ホストコンピュータ１１のソフトウェア負担を
一層軽減することができる。

〔発明の効果〕

本発明によれば、パイプライン構成されたデータ処理装
置の初期化情報を、ホストコンピュータに管理させるこ
となく、例えばグラフインク処理装置を構成することが
できる。したがって、パイプライン段数の変更に際して
は、ポストコンピュータのソフトウェアを大幅に変更せ
ずに行うことができ、ハード面での柔軟性を充分に活用
して、多様なユーザー要求に容易に応えることができる
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２〜１０図は本発明の第１実施例を示す図であり・第２図はそのグラフインク処理装置の全体構成図、第３図はその幾何処理部における処理機能を示ず図、第４図はその幾何処理部における処理機能を複数のモジ
ュールに細分化して示す図、第５図はその１つのプロセッサのファームウェア構成を
示す図、第６図（ａ）〜（Ｃ）はその各々異なった個数のプロセ
ッサで構成した幾何処理部を示す図、第７図（ａ）〜（
Ｃ）は第６図（ａ）〜（Ｃ）に関係してその初段のプロ
セッサをそれぞれ示す図、第８図はその１つのプロセッサのハードウェアを示す構
成図、第９図（ａ）（ｂ）はそのトークンＡおよびトークンＢ
をそれぞれ示す図、第１０図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、第１１図は本発明の第２実施例を示すそのトークンＣを
示す図、第１２〜１６図は本発明の第３実施例を示す図であり・第１２図はそのプロセッサの入出力端子図、第１３図は
そのプロセッサのハードウェアを示す図、第１４図はそのコード情報を示す図、第１５図はそのトークンＤを示ず図、第１６図はその各プロセッサで実行される初期設定プロ
グラムのフローチャート、第１７図は本発明の第４実施例を示すそのトークンＥを
示す図、第１８〜２０図は本発明の第５実施例を示す図であり・第１８図はそのプロセッサの入出力端子図、第１９図は
そのコード情報を示す図、第２０図はそのプロセッサのハードウェアを示す図であ
る。 ■ａ〜１ｎ・・・・・・処理機能、２・・・・・・プロセッサ、３・・・・・・第１の通知手段、４・・・・・・第２の通知手段、１１・・・・・・ホストコンピュータ（第１および第２
の通知手段）、１４・・・・・・幾何処理部、２５．２６・・・・・・デコード回路、Ｍ１〜Ｍ８・・
・・・・処理機能、ＰＯＩ〜ＰＯ８・・・・・・マイクロプロセッサ。呵１ト　Ｋ

Claims

【特許請求の範囲】

（１）複数の独立した処理機能１ａ〜１ｎを内部に有す
るプロセッサ２を、複数個直列に接続してパイプラインを構成し、各プロセ
ッサ２内部の処理機能が、プロセッサの接続数およびパ
イプライン中の自己の接続順位に応じて選択され、選択された各処理機能により一連の処理が実行されるデ
ータ処理装置において、前記各プロセッサ２に対し、プロセッサの接続数を通知
する第１の通知手段３と、前記各プロセッサ２に対し、接続順位を通知する第２の
通知手段４と、を備えたことを特徴とするデータ処理装置。
（２）前記第２の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを一巡して
前記第１の通知手段に戻り、該第１の通知手段は最終的に更新されたトークンの内容
に基づいてプロセッサの接続数を知り、該接続数をパイプラインを介して各プロセッサに通知す
ることを特徴とする請求項１記載のデータ処理装置。
（３）前記第２の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、また、前記第１の通知手段は、予め設定されたプロセッ
サ接続数を含むトークンをパイプラインに供給し、パイ
プラインを介して各プロセッサに接続数を通知すること
を特徴とする請求項１記載のデータ処理装置。
（４）前記第２の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、また、前記第１の通知手段は、パイプライン初段のプロ
セッサであり、該プロセッサは、このプロセッサに対して予め設定され
たプロセッサ接続数をパイプラインを介して次段以降の
各プロセッサに通知することを特徴とする請求項１記載
のデータ処理装置。
（５）前記第２の通知手段は、初期化に際して所定のト
ークンをパイプラインに供給し、該トークンはパイプライン中の各プロセッサを通過する
毎に内容が更新されるとともに、該内容を各プロセッサ
の接続順位として通知しながらパイプラインを通過し、また、前記第１の通知手段は、各プロセッサに対して専
用に、若しくは共通に設けられた設定手段であり、該設定手段は、予め設定されたプロセッサ接続数を各プ
ロセッサに通知することを特徴とする請求項１項記載の
データ処理装置。
（６）前記第２の通知手段は、各プロセッサに対して専
用に設けられた設定手段であり、それぞれの設定手段は、対応するプロセッサに対して予
め設定された接続順位を通知することを特徴とする請求
項５記載のデータ処理装置。
（７）所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、最終的に更新された該所定のトークンの内容に基づいて
通知されたプロセッサ接続数を受け取るとともに、該接
続数を出力する手段とを備えたことを特徴とするプロセ
ッサ。
（８）所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、予め設定されたプロセッサ接続数を含むトークンを受け
、該トークンから接続数を受け取るとともに、該トーク
ンを出力する手段とを備えたことを特徴とするプロセッ
サ。
（９）所定のトークンの内容をパイプライン中における
自己の接続順位として受け取るとともに、該内容を更新
して出力する手段と、プロセッサ接続数を設定する手段と、該手段により設定された接続数を出力する手段とを備え
、パイプライン初段に位置することを特徴とするプロセ
ッサ。
（１０）所定のトークンの内容をパイプライン中におけ
る自己の接続順位として受け取るとともに、該内容を更
新して出力する手段と、プロセッサ接続数を設定する手段とを備え、パイプライ
ンの任意の段に位置することを特徴とするプロセッサ。
（１１）パイプライン中の自己の接続順位を設定する手
段と、プロセッサ接続数を設定する手段とを備えたことを特徴
とするプロセッサ。