JPH01264389A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPH01264389A JPH01264389A JP63091344A JP9134488A JPH01264389A JP H01264389 A JPH01264389 A JP H01264389A JP 63091344 A JP63091344 A JP 63091344A JP 9134488 A JP9134488 A JP 9134488A JP H01264389 A JPH01264389 A JP H01264389A
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- 238000006243 chemical reaction Methods 0.000 description 35
- 238000010586 diagram Methods 0.000 description 16
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- 230000000694 effects Effects 0.000 description 4
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Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル映像信号処理に好適な画像メモリ
装置に関する。
装置に関する。
現行のインタレース方式の映像信号による画像の垂直解
像度を改善するために、この映像信号を水平走査線数を
2倍としてノンインターレース化する技術が提案されて
いる。このノンインターレース化は、たとえばテレビジ
ョン学会誌vOム40゜Nl 5 (1986年) p
p、350−356 IC記載されるように、前のフ
ィールドの水平走査線、前後のフィールドの水平走査線
などによって新たな水平走査線を作成して存在する水平
走査線間に補間するとともに、水平走査周波数をインタ
ーレース方式の場合の2倍とするものであり、これによ
り、上記インターレース方式の映像信号をNT8C方式
の映像信号とした場合には、1/60sec毎に525
本の水平走査線のノンインターレース方式の映像信号が
得られる。特に静止画の場合には、2フィールドを用い
ること−こよって完全な補間が可能である。
像度を改善するために、この映像信号を水平走査線数を
2倍としてノンインターレース化する技術が提案されて
いる。このノンインターレース化は、たとえばテレビジ
ョン学会誌vOム40゜Nl 5 (1986年) p
p、350−356 IC記載されるように、前のフ
ィールドの水平走査線、前後のフィールドの水平走査線
などによって新たな水平走査線を作成して存在する水平
走査線間に補間するとともに、水平走査周波数をインタ
ーレース方式の場合の2倍とするものであり、これによ
り、上記インターレース方式の映像信号をNT8C方式
の映像信号とした場合には、1/60sec毎に525
本の水平走査線のノンインターレース方式の映像信号が
得られる。特に静止画の場合には、2フィールドを用い
ること−こよって完全な補間が可能である。
このような補間を行なうためには、少なくとも1フィー
ルド分の映像信号を記憶できる容量のメモリが必要であ
り、静止画信号を作成する場合には、2フィールド分の
映像信号を記憶できる容量のメモリが必要である。メモ
リとしてはRAM(随時書込み読出しメモリ)を用いる
ことができ、映像信号をディジタル化してRAMに記憶
すればよい。
ルド分の映像信号を記憶できる容量のメモリが必要であ
り、静止画信号を作成する場合には、2フィールド分の
映像信号を記憶できる容量のメモリが必要である。メモ
リとしてはRAM(随時書込み読出しメモリ)を用いる
ことができ、映像信号をディジタル化してRAMに記憶
すればよい。
たとえば、NTaC方式の映像信号を4 fLG(但し
、f’aGは色副搬送波周波数であり、約358MHz
)のサンプリング周波数でサンプリングし、8ビツト
の人/D変換をした場合、1フィールド当り約1.9M
ビットとなる。この映像信号を輝度信号(以下、Y信号
という)と2つの色差信号R−Y 、B−Yに分離し、
夫々を別々に記憶する場合には、Y信号については、上
記のようiこ19Mビットの容量のRAMが必要である
が、色差信号については、信号帯域がY信号に比べて狭
くできる(電子カメラの場合、Y信号が45MHzであ
るのに対し、各色信号はI MH!でよい)ので、サン
プリング周波数としてはrscで充分であり、R−Y信
号、B−Y信号夫々に対するメモリの容量としては、約
500 kビットでよい。したがって、これら色差信号
に必要なメモリの全容量としては、約1Mビットという
ことになる。なお、2つの色差信号を色差線順次信号と
した場合には、メモリの容量としては、約500にビッ
トでよいことになる。
、f’aGは色副搬送波周波数であり、約358MHz
)のサンプリング周波数でサンプリングし、8ビツト
の人/D変換をした場合、1フィールド当り約1.9M
ビットとなる。この映像信号を輝度信号(以下、Y信号
という)と2つの色差信号R−Y 、B−Yに分離し、
夫々を別々に記憶する場合には、Y信号については、上
記のようiこ19Mビットの容量のRAMが必要である
が、色差信号については、信号帯域がY信号に比べて狭
くできる(電子カメラの場合、Y信号が45MHzであ
るのに対し、各色信号はI MH!でよい)ので、サン
プリング周波数としてはrscで充分であり、R−Y信
号、B−Y信号夫々に対するメモリの容量としては、約
500 kビットでよい。したがって、これら色差信号
に必要なメモリの全容量としては、約1Mビットという
ことになる。なお、2つの色差信号を色差線順次信号と
した場合には、メモリの容量としては、約500にビッ
トでよいことになる。
ところで、従来のメモリ素子としては、64 kビット
や256にビットの記憶容量をもつ汎用のRAMを複数
個用いること番ζより、所定の記憶容量を確保していた
。しかし、汎用の几AMを用いる場合には、複数のRA
Mと必要とするとともiこ、メモリへの書込み、メモリ
から読み出しの際のアドレス指定のためのアドレス発生
回路が別途必要となり、このために、回路規模が増大し
た。
や256にビットの記憶容量をもつ汎用のRAMを複数
個用いること番ζより、所定の記憶容量を確保していた
。しかし、汎用の几AMを用いる場合には、複数のRA
Mと必要とするとともiこ、メモリへの書込み、メモリ
から読み出しの際のアドレス指定のためのアドレス発生
回路が別途必要となり、このために、回路規模が増大し
た。
これに対し、日経エレクトロニクス 1987年5月1
8日 Ml 421 pp、 147〜162 に約1
Mビットの記憶容量を有する画像専用メモリが開示され
ており、このメモリを用いると、1フィールド分のY信
号薯こ、対しては2個ですむことになる。しかも、この
メモリはメモリIC内ζこアドレス発生回路を内蔵して
おり、別途にアドレス発生回路を設ける必要がない。こ
のメモリは、アドレス発生回路を内蔵していても、上記
汎用のRAMと同程度の大きさであり、1フィールド分
の容量のメモリとしてこのメモリを2個用いるだけです
み、かつアドレス発生回路を別途設ける必要がないこと
から、回路規模を小さくできることになる。
8日 Ml 421 pp、 147〜162 に約1
Mビットの記憶容量を有する画像専用メモリが開示され
ており、このメモリを用いると、1フィールド分のY信
号薯こ、対しては2個ですむことになる。しかも、この
メモリはメモリIC内ζこアドレス発生回路を内蔵して
おり、別途にアドレス発生回路を設ける必要がない。こ
のメモリは、アドレス発生回路を内蔵していても、上記
汎用のRAMと同程度の大きさであり、1フィールド分
の容量のメモリとしてこのメモリを2個用いるだけです
み、かつアドレス発生回路を別途設ける必要がないこと
から、回路規模を小さくできることになる。
なお、上記のメモリは4ビツト入出力であるので、8ビ
ツトの映像信号の書込み、読み出しを行なう場合には、
たとえばかかるメモリを2個並列に用い、一方に8ビツ
ト中の上位4ビツトを記憶し、他方1こ下位4ビツトを
記憶するようにする。
ツトの映像信号の書込み、読み出しを行なう場合には、
たとえばかかるメモリを2個並列に用い、一方に8ビツ
ト中の上位4ビツトを記憶し、他方1こ下位4ビツトを
記憶するようにする。
水平走査線の補間方法および水平走査線周波数を2倍番
こする倍速変換方法の一例としては、テレビジョン学会
誌 Vo’t、 40 、 1@ 5 (1986年)
p、374に開示されるように、IH(但し% IH
は1水平走査期間)の記憶容!(映像信号を4 fsc
の周波数でサンプリングし、8ビツトでディジタル化し
た場合には、910 X 8ビツト)を有するラインメ
モリを4個用いた方法がある。これは、元の映像信号か
ら補間用の水平走査線からなる映像信号を形成し、2個
のラインメモリ化元の映像信号を交互に書き込むととも
に交互に読み出し、残りの2個のラインメモリに補間用
の映像信号を交互に書き込むとともに読み出すよう1こ
するものであって、これらラインメモリの書き込みクロ
ック周波数を4 fscとし、読出しクロック周波数を
8 f、cとするとともに、夫々のラインメモリの続出
しタイミングを適宜設定することにより、各ラインメモ
リから読み出された映像信号を合成するものである。
こする倍速変換方法の一例としては、テレビジョン学会
誌 Vo’t、 40 、 1@ 5 (1986年)
p、374に開示されるように、IH(但し% IH
は1水平走査期間)の記憶容!(映像信号を4 fsc
の周波数でサンプリングし、8ビツトでディジタル化し
た場合には、910 X 8ビツト)を有するラインメ
モリを4個用いた方法がある。これは、元の映像信号か
ら補間用の水平走査線からなる映像信号を形成し、2個
のラインメモリ化元の映像信号を交互に書き込むととも
に交互に読み出し、残りの2個のラインメモリに補間用
の映像信号を交互に書き込むとともに読み出すよう1こ
するものであって、これらラインメモリの書き込みクロ
ック周波数を4 fscとし、読出しクロック周波数を
8 f、cとするとともに、夫々のラインメモリの続出
しタイミングを適宜設定することにより、各ラインメモ
リから読み出された映像信号を合成するものである。
また、他の例としては、テレビジョン学会全国大会講演
予稿集(1986年) pp、359−362 に開示
されるように、2 H(2048X8ビツト)の記憶容
量のラインメモリを1個用い、倍速変換する方法がある
。
予稿集(1986年) pp、359−362 に開示
されるように、2 H(2048X8ビツト)の記憶容
量のラインメモリを1個用い、倍速変換する方法がある
。
この概要を説明すると、たとえばサンプリング周波数4
fscのディジタル化された奇、偶フィールドの映像
信号が同時に入力され、4f、cの周波数で切換わるマ
ルチプレクサによって時分割多重される。これによって
得られる信号は、奇、偶フィールドのサンプルデータが
交互に配列され、かつこのサンプリング周波数はs r
sc (L、たがって、サンプルデータの周期は1/8
fsc )となっている。
fscのディジタル化された奇、偶フィールドの映像
信号が同時に入力され、4f、cの周波数で切換わるマ
ルチプレクサによって時分割多重される。これによって
得られる信号は、奇、偶フィールドのサンプルデータが
交互に配列され、かつこのサンプリング周波数はs r
sc (L、たがって、サンプルデータの周期は1/8
fsc )となっている。
一方、2Hの記憶容量をもつラインメモリはIHの記憶
容量をもつ2つの領域A、BJこ区分され、マルチプレ
クサからの信号は、8fscの周波数のクロックにより
、領域A、Bに交互に1サンプルデータすつ書き込まれ
る。したがって、領域大には周波数4 rscでたとえ
ば奇フィールドのサンプルデータが順次書き込まれ、領
域Bには同様にして偶フィールドのサンプルデータが順
次書き込まれることになる。
容量をもつ2つの領域A、BJこ区分され、マルチプレ
クサからの信号は、8fscの周波数のクロックにより
、領域A、Bに交互に1サンプルデータすつ書き込まれ
る。したがって、領域大には周波数4 rscでたとえ
ば奇フィールドのサンプルデータが順次書き込まれ、領
域Bには同様にして偶フィールドのサンプルデータが順
次書き込まれることになる。
かかるラインメモリの読み出しは次のように行なわれる
。すなわち、s fllcの周波数のクロック番こより
、まず、領域大が奇フィールドのサンプルデータが読み
出しが行なわれ、この領域大からIH分のサンプルデー
タが読み出されると、次に、領域Bから偶フィールドの
IH分のサンプルデータの読み出しが行なわれる。
。すなわち、s fllcの周波数のクロック番こより
、まず、領域大が奇フィールドのサンプルデータが読み
出しが行なわれ、この領域大からIH分のサンプルデー
タが読み出されると、次に、領域Bから偶フィールドの
IH分のサンプルデータの読み出しが行なわれる。
このようにして、各領域大、Bでの書き込み、読み出し
が順次行なわれるが、奇フィールドの水平走査線と偶フ
ィールドの水平走査線が交互化読み出されるから、水平
走査線の補間が行なわれ、かつこれら領域A、Bでの書
込みクロック周波数が4 f@cであるのに対し、読出
しグロック周波数が8 rscであるから、水平走査期
間が1/2に圧縮されて水平走査周波数が2倍となる。
が順次行なわれるが、奇フィールドの水平走査線と偶フ
ィールドの水平走査線が交互化読み出されるから、水平
走査線の補間が行なわれ、かつこれら領域A、Bでの書
込みクロック周波数が4 f@cであるのに対し、読出
しグロック周波数が8 rscであるから、水平走査期
間が1/2に圧縮されて水平走査周波数が2倍となる。
いま、色差信号R−Y 、B−Yの色差線順次信号C−
Yをサンプリング周波数rscでサンプリングし、8ビ
ツトでディジタル化した場合、1フィールドで500に
ビットであって、1フレームのメモリ容量としては1M
ビットであるから、先の従来の1Mビットメモリならば
容量的には1個ですむことになる。但し、この1Mビッ
トメモリは入出力4ビツト構成であるから、8ビツトの
色差線順次信号を書き込むためには、8ビツトを上位4
ビツトと下位4ビツトとに分け、これらを時分割的に書
き込むなどの工夫が必要となる。
Yをサンプリング周波数rscでサンプリングし、8ビ
ツトでディジタル化した場合、1フィールドで500に
ビットであって、1フレームのメモリ容量としては1M
ビットであるから、先の従来の1Mビットメモリならば
容量的には1個ですむことになる。但し、この1Mビッ
トメモリは入出力4ビツト構成であるから、8ビツトの
色差線順次信号を書き込むためには、8ビツトを上位4
ビツトと下位4ビツトとに分け、これらを時分割的に書
き込むなどの工夫が必要となる。
かかる1Mビットメモリを用いて通常のインターレース
方式の静止画信号を作成するためには、まず、たとえば
奇フィールドの各サンプルデータをこの1Mビットメモ
リのアドレスの0査地から順番1こ書き込み、この曹き
込まれた最後の番地の次の番地から次の偶フィールドの
サンプルデータをj@番に書き込み、しかる後、0査地
から書き込まれた最後の番地までを順番にかつ繰り返し
読み出せばよい。
方式の静止画信号を作成するためには、まず、たとえば
奇フィールドの各サンプルデータをこの1Mビットメモ
リのアドレスの0査地から順番1こ書き込み、この曹き
込まれた最後の番地の次の番地から次の偶フィールドの
サンプルデータをj@番に書き込み、しかる後、0査地
から書き込まれた最後の番地までを順番にかつ繰り返し
読み出せばよい。
ところで、奇、偶2フィールドの映像信号をメモリに記
憶し、ノンインターレース化された静止画信号を得る場
合には、これら2フィールドの映像信号を用いて水平走
査線の補間、水平走査周波数の倍速変換を行なう。この
ためには、メモリに記憶された一方のフィールドの水平
走査線の信号とこれと隣り合う位置に表示される他方の
フィールドの水平走査線の信号とが同時に読み出される
ことが必要である。
憶し、ノンインターレース化された静止画信号を得る場
合には、これら2フィールドの映像信号を用いて水平走
査線の補間、水平走査周波数の倍速変換を行なう。この
ためには、メモリに記憶された一方のフィールドの水平
走査線の信号とこれと隣り合う位置に表示される他方の
フィールドの水平走査線の信号とが同時に読み出される
ことが必要である。
しかしながら、自動アドレス発生回路を内蔵した上記従
来の1Mビットメモリを用いた場合、これはOti地か
ら順番1こアドレス指定するシリアルアクセス方式がと
られており、このために、2フィールドの信号を同時に
読み出すことはできない。
来の1Mビットメモリを用いた場合、これはOti地か
ら順番1こアドレス指定するシリアルアクセス方式がと
られており、このために、2フィールドの信号を同時に
読み出すことはできない。
したがって、各フィールド毎にこの1Mビットメモリを
用いる必要があるが、容量的にはIMビットメモIJ
1個で°よいのに2個用いなければならず、非常に無駄
な使い方となる。
用いる必要があるが、容量的にはIMビットメモIJ
1個で°よいのに2個用いなければならず、非常に無駄
な使い方となる。
また、上記1Mビットメモリζこランダムアクセス機能
をもたせることも考えられるが、かかる画像メモリでは
行単位あるいは数ワード単位のアドレス指定しかできず
、2行の信号をクロック単位で交互に読み出すことは難
しい。しかも、ランダムアクセス機能をもたせるため番
こは、内部のアドレス発生回路を用いることができず、
外部にアドレス発生回路を設ける必要があり、画像メモ
リ利用の利点であるアドレス発生回路の削減効果が失な
われることになる。
をもたせることも考えられるが、かかる画像メモリでは
行単位あるいは数ワード単位のアドレス指定しかできず
、2行の信号をクロック単位で交互に読み出すことは難
しい。しかも、ランダムアクセス機能をもたせるため番
こは、内部のアドレス発生回路を用いることができず、
外部にアドレス発生回路を設ける必要があり、画像メモ
リ利用の利点であるアドレス発生回路の削減効果が失な
われることになる。
本発明の目的は、かかる問題点を解消し、回路規模の増
大化を防止し、必要最小限度の記憶容量でもって2フィ
ールド同時読み出しを可能とした画像メモリ装置を提供
することにある。
大化を防止し、必要最小限度の記憶容量でもって2フィ
ールド同時読み出しを可能とした画像メモリ装置を提供
することにある。
上記目的を達成するために、本発明は、各サンプルデー
タがn個(但し、nは1以上の整数)のシリアルなデー
タからなる映像信号に対し、サンプルデータ毎にメモリ
のn個のアドレスを割り当て、かつ第1フィールドと第
2フィールドとのサンプルデータが交互に配列されるよ
うに、該第1゜第2のフィールドの映像信号を該メモリ
に書き込む手段と、該メモリのアドレスを順番1こ指定
して各サンプルデータを読み出す手段とを設ける。
タがn個(但し、nは1以上の整数)のシリアルなデー
タからなる映像信号に対し、サンプルデータ毎にメモリ
のn個のアドレスを割り当て、かつ第1フィールドと第
2フィールドとのサンプルデータが交互に配列されるよ
うに、該第1゜第2のフィールドの映像信号を該メモリ
に書き込む手段と、該メモリのアドレスを順番1こ指定
して各サンプルデータを読み出す手段とを設ける。
メモリにまず第1のフィールドの映像信号が供給され、
その各サンプルデータがn個のアドレス間隔でn個のア
ドレスずつ書き込まれる。次に、第2のフィールドの映
像信号が供給され、その各サンプルデータが、第1のフ
ィールドのサンプルデータが書き込まれたアドレス間の
n個のアドレスずつに書き込まれる。該メモリからの読
み出しは、シリアルアクセス方式により、アドレスがj
頁番に指定される。この結果、第1フィールドのサンプ
ルデータと第2フィールドのサンプルデータとが交互に
読み出される。したがって、最小限2フィールドの容量
のシリアルアクセス方式のメモリでもって、ml、第2
のフィールドの映像信号が順番に書き込゛まれ、かつこ
れらの同時読み出しが可能となる。
その各サンプルデータがn個のアドレス間隔でn個のア
ドレスずつ書き込まれる。次に、第2のフィールドの映
像信号が供給され、その各サンプルデータが、第1のフ
ィールドのサンプルデータが書き込まれたアドレス間の
n個のアドレスずつに書き込まれる。該メモリからの読
み出しは、シリアルアクセス方式により、アドレスがj
頁番に指定される。この結果、第1フィールドのサンプ
ルデータと第2フィールドのサンプルデータとが交互に
読み出される。したがって、最小限2フィールドの容量
のシリアルアクセス方式のメモリでもって、ml、第2
のフィールドの映像信号が順番に書き込゛まれ、かつこ
れらの同時読み出しが可能となる。
以下、本発明の実施例を図面番こよって説明する。
第1図は本発明による画像メモリ装置の一実施例を示す
ブロック図であって、1.2は入力端子、3はA/D変
換器、3〜6はメモリ、7は去H(但し、IHは水平走
査期間)遅延回路、8.9はスイッチ、10は倍速変換
回路、11 、12はA / D変換器、13 、14
は出力端子、 15はA/D変換器、16はビット数変
換回路、17はメモリ、18はビット数変換回路、19
、20はアンドゲート、21 、22は入力端子、
23 、24はD−FF(D型フリップフOツブ回路)
、25は麦H遅延回路、26.27はスイッチ。
ブロック図であって、1.2は入力端子、3はA/D変
換器、3〜6はメモリ、7は去H(但し、IHは水平走
査期間)遅延回路、8.9はスイッチ、10は倍速変換
回路、11 、12はA / D変換器、13 、14
は出力端子、 15はA/D変換器、16はビット数変
換回路、17はメモリ、18はビット数変換回路、19
、20はアンドゲート、21 、22は入力端子、
23 、24はD−FF(D型フリップフOツブ回路)
、25は麦H遅延回路、26.27はスイッチ。
28は倍速変換回路、29 、30はD/人変換器、3
1゜32は出力端子、33はパルス発生回路である。
1゜32は出力端子、33はパルス発生回路である。
同図において、入力端子1からインターレース方式の輝
度信号(以下、Y信号という)が入力され、入力端子2
からインターレース方式の色差信号E’L−Y 、B−
Yの色差線順次信号(以下、C−Y信号という)が入力
される。Y信号は、A / D変換器2において、パル
ス発生回路33からの4f、c(但しs ’mcは色
副搬送波周波数で、N’L’SC方式の場合158MH
z)の周波数のクロックによってサンプリングされて、
8ビツトにディジタル化される。A / D変換される
Y信号はメモリ3〜6に供給される。
度信号(以下、Y信号という)が入力され、入力端子2
からインターレース方式の色差信号E’L−Y 、B−
Yの色差線順次信号(以下、C−Y信号という)が入力
される。Y信号は、A / D変換器2において、パル
ス発生回路33からの4f、c(但しs ’mcは色
副搬送波周波数で、N’L’SC方式の場合158MH
z)の周波数のクロックによってサンプリングされて、
8ビツトにディジタル化される。A / D変換される
Y信号はメモリ3〜6に供給される。
ここで、メモリ3〜6は、先に説明した従来のアドレス
発生回路を内蔵した1Mビット容量の画像メモリとする
。いま、A/D変換器2から奇フィールドのY信号が出
力されたとすると、パルス発生回路33からリセットパ
ルス几E8. ライトイネーブル信号71、書込みク
ロックが供給され、メモリ3にこの奇フィールドの各サ
ンプルデータの上位4ビツトが、メモリ4に同じく下位
4ビツトが夫々順次書き込まれる。メモリ3,4での奇
フィールドの書込みが完了すると、次に、A/D変換器
2が次の偶フィールドのY信号を出力するとともにパル
ス発生回路33から同様の信号が供給され、メモリ5に
この偶フィールドの各サンプルデータの上位4ビツトが
、メモリ6に同じく下位4ビツトが夫々順次書き込まれ
る。この場合、メモリ3〜6の書込みクロック周波数は
、A/D変換器2のサンプリング周波数に等しく 4
fscである。
発生回路を内蔵した1Mビット容量の画像メモリとする
。いま、A/D変換器2から奇フィールドのY信号が出
力されたとすると、パルス発生回路33からリセットパ
ルス几E8. ライトイネーブル信号71、書込みク
ロックが供給され、メモリ3にこの奇フィールドの各サ
ンプルデータの上位4ビツトが、メモリ4に同じく下位
4ビツトが夫々順次書き込まれる。メモリ3,4での奇
フィールドの書込みが完了すると、次に、A/D変換器
2が次の偶フィールドのY信号を出力するとともにパル
ス発生回路33から同様の信号が供給され、メモリ5に
この偶フィールドの各サンプルデータの上位4ビツトが
、メモリ6に同じく下位4ビツトが夫々順次書き込まれ
る。この場合、メモリ3〜6の書込みクロック周波数は
、A/D変換器2のサンプリング周波数に等しく 4
fscである。
メモリ3〜6による2フィールドのYM号の書込みが完
了すると、パルス発生回路33からの4fscの周波数
の絖出しりOツクにより、メモリ3〜6から同時にO番
地から読み出しが開始される。メモリ3から読み出され
た4ビツトのデータとメモリ4から読み出された4ビツ
トのデータは合成され、8ビツトのサンプルデータとな
った後、スイッチ8,9のA側に供給される。また、メ
モリ5゜6から読み出された夫々の4ビツトデータは合
成されて8ビツトのサンプルデータとなり、スイツチ8
のB側と、2H遅延回路7で遅延されてスイッチ9のB
側とに供給される。
了すると、パルス発生回路33からの4fscの周波数
の絖出しりOツクにより、メモリ3〜6から同時にO番
地から読み出しが開始される。メモリ3から読み出され
た4ビツトのデータとメモリ4から読み出された4ビツ
トのデータは合成され、8ビツトのサンプルデータとな
った後、スイッチ8,9のA側に供給される。また、メ
モリ5゜6から読み出された夫々の4ビツトデータは合
成されて8ビツトのサンプルデータとなり、スイツチ8
のB側と、2H遅延回路7で遅延されてスイッチ9のB
側とに供給される。
スイッチ8は、パルス発生回路33からの周波数が4
rscの切換制御信号によってA側、B側と交互に切換
制御される。いま、NTSC方式の映像信号についてみ
ると、1/4fsc = 70nsecであるから、こ
の7o n s e cの期間毎にスイッチ8のA側に
メモリ3.4から読み出されたサンプルデータが、B側
にメモリ5,6から読み出されたサンプルデータが夫々
供給されている。スイッチ8では、この7Q n5ec
の期間のうち、前半の35nsec 期間A側に
供給されたサンプルデータを選択し、後半の35nse
c の期間B側に供給されたサンプルデータが選択さ
れる。
rscの切換制御信号によってA側、B側と交互に切換
制御される。いま、NTSC方式の映像信号についてみ
ると、1/4fsc = 70nsecであるから、こ
の7o n s e cの期間毎にスイッチ8のA側に
メモリ3.4から読み出されたサンプルデータが、B側
にメモリ5,6から読み出されたサンプルデータが夫々
供給されている。スイッチ8では、この7Q n5ec
の期間のうち、前半の35nsec 期間A側に
供給されたサンプルデータを選択し、後半の35nse
c の期間B側に供給されたサンプルデータが選択さ
れる。
このようにして、スイッチ8からは奇、偶フィールドの
サンプルデータが周波数8 fscの時分割で得られ、
この時分割多重信号が倍速変換回路10に供給される。
サンプルデータが周波数8 fscの時分割で得られ、
この時分割多重信号が倍速変換回路10に供給される。
この倍速変換回路10としては、たとえば先にあげたテ
レビジョン学会全国大会講演予稿集(1986年) p
p、 359〜362 に記載のラインメモリを倍速
変換モードで用いればよい。この場合には、このライン
メモリにパルス発生回路33から8 facの周波数の
クロックが供給され、これにより、スイッチ8からの時
分割多重信号の奇、偶フィールドのサンプルデータはラ
インメモリの別々の領域に順次書き込まれ、かつ奇、偶
フィールドのサンプルデータが1水平走査期間単位で交
互に読み出される。したがって、先に説明したように、
この倍速変換回路10からは、水平走査線の補間と水平
走査周波数の倍速変換がなされたY信号が得られる。
レビジョン学会全国大会講演予稿集(1986年) p
p、 359〜362 に記載のラインメモリを倍速
変換モードで用いればよい。この場合には、このライン
メモリにパルス発生回路33から8 facの周波数の
クロックが供給され、これにより、スイッチ8からの時
分割多重信号の奇、偶フィールドのサンプルデータはラ
インメモリの別々の領域に順次書き込まれ、かつ奇、偶
フィールドのサンプルデータが1水平走査期間単位で交
互に読み出される。したがって、先に説明したように、
この倍速変換回路10からは、水平走査線の補間と水平
走査周波数の倍速変換がなされたY信号が得られる。
倍速変換回路10の出力信号は8ビツトのD / A変
換器11でアナログ輝度信号Yに変換され、出力端子1
3から出力される。メモリ3〜6では繰り返し読み出し
が行なわれ、これにより、出力端子13には、ノンイン
ターレース化された静止画用の輝度信号(以下、Y′信
号という)が得られる。
換器11でアナログ輝度信号Yに変換され、出力端子1
3から出力される。メモリ3〜6では繰り返し読み出し
が行なわれ、これにより、出力端子13には、ノンイン
ターレース化された静止画用の輝度信号(以下、Y′信
号という)が得られる。
スイッチ9は、パルス発生回路33からの切換制御信号
により、1フィールド期間毎にA側、B側と交互に切換
わる。したがって、メモIJ 3 、4からの奇フィー
ルドのY信号とメモリ5.6から読み出され、+H遅延
回路7で遅延された偶フィールドのY信号とが交互に選
択され、インターレースしたディジタルのY信号が得ら
れる。このY信号は8ビツトのD / A変換器12で
アナログ信号に変換され、出力端子14から出力される
。
により、1フィールド期間毎にA側、B側と交互に切換
わる。したがって、メモIJ 3 、4からの奇フィー
ルドのY信号とメモリ5.6から読み出され、+H遅延
回路7で遅延された偶フィールドのY信号とが交互に選
択され、インターレースしたディジタルのY信号が得ら
れる。このY信号は8ビツトのD / A変換器12で
アナログ信号に変換され、出力端子14から出力される
。
なお、D/A変換器11 、12には、パルス発生回路
33から周波数が4 fscのクロックが供給される。
33から周波数が4 fscのクロックが供給される。
次に、C−Y信号番こついて説明する。
入力端子2から入力されたc−y信号は人/D変換器1
5に供給され、パルス発生回路33からの周波afsc
のクロックによってサンプリングされて8ビツトにディ
ジタル化される。人/D変換器15から出力されるC−
Y信号は、ビット数変換回路16により、8ビツトの各
サンプルデータが上位4ビツトと下位4ビツトに分けら
れて時分割に配置される。この場合、ビット数変換回路
16の出力信号は4 rscの周波数の4ビツトデ一タ
信号となる。
5に供給され、パルス発生回路33からの周波afsc
のクロックによってサンプリングされて8ビツトにディ
ジタル化される。人/D変換器15から出力されるC−
Y信号は、ビット数変換回路16により、8ビツトの各
サンプルデータが上位4ビツトと下位4ビツトに分けら
れて時分割に配置される。この場合、ビット数変換回路
16の出力信号は4 rscの周波数の4ビツトデ一タ
信号となる。
この4ビツトデ一タ信号はメモリ17に書き込まれる。
このメモリ17は、先化説明した従来のアドレス発生回
路を内蔵した1Mビットの容量の画偉メモリであり、メ
モリ3〜6ξこ記憶された2フィールドのY信号に対応
する2フィールドのc−Y信号を後述するように記憶す
る。
路を内蔵した1Mビットの容量の画偉メモリであり、メ
モリ3〜6ξこ記憶された2フィールドのY信号に対応
する2フィールドのc−Y信号を後述するように記憶す
る。
メモリ17では、2フィールドのC−Y信号が書き込ま
れると、欠番ここのC−Y信号が繰り返し読み出される
。この場合、詳細は後述するが、奇フィールドと偶フィ
ールドの隣り合って表示される水平走査線のサンプルデ
ータが交互に読み出される。しかも、各サンプルデータ
は上位4ビツトと下位4ビツトとが前後に配列されてな
り、したがって、メモリ17から出力される信号も4
rsc周波数の4ビツトデ一タ信号である。
れると、欠番ここのC−Y信号が繰り返し読み出される
。この場合、詳細は後述するが、奇フィールドと偶フィ
ールドの隣り合って表示される水平走査線のサンプルデ
ータが交互に読み出される。しかも、各サンプルデータ
は上位4ビツトと下位4ビツトとが前後に配列されてな
り、したがって、メモリ17から出力される信号も4
rsc周波数の4ビツトデ一タ信号である。
この4ビツトデ一タ信号はビット数変換回路18で上位
4ビツトと下位4ビツトが合成され、周波数が2 rs
cの8ビツトサンプルデータからなる時分割多重信号薯
こ変換される。この時分割多重信号はアントゲ−) 1
9 、20に供給される。アンドゲート19 、20に
は、パルス発生回路33で発生された周波数がtscで
互いに180°位相が異なるゲートパルスGl 、G2
が入力端子21 、22から供給され、アンドゲート1
9から奇フィールドのサンプルデータが、アンドゲート
20から偶フィールドのサンプルデータが夫々抽出され
る。奇フィールドのサンプルデータはD−FF23でパ
ルス発生回路33からの周波数rscのクロックによっ
てラッチされ、偶フィールドのサンプルデータはD −
F F 24で同じく周波数rscのクロックによって
ラッチされる。したがって、D−FF23からracの
サンプリング周波数の奇フィールドのC−Y信号が出力
され、スイッチ26 、27のλ側に供給される。また
、D−FF 24からは同じく偶フィールドのC−Y信
号が出力され、スイッチ26のB側に供給されるととも
に、+H遅延回路5で遅延されてスイッチ27のB側に
供給される。
4ビツトと下位4ビツトが合成され、周波数が2 rs
cの8ビツトサンプルデータからなる時分割多重信号薯
こ変換される。この時分割多重信号はアントゲ−) 1
9 、20に供給される。アンドゲート19 、20に
は、パルス発生回路33で発生された周波数がtscで
互いに180°位相が異なるゲートパルスGl 、G2
が入力端子21 、22から供給され、アンドゲート1
9から奇フィールドのサンプルデータが、アンドゲート
20から偶フィールドのサンプルデータが夫々抽出され
る。奇フィールドのサンプルデータはD−FF23でパ
ルス発生回路33からの周波数rscのクロックによっ
てラッチされ、偶フィールドのサンプルデータはD −
F F 24で同じく周波数rscのクロックによって
ラッチされる。したがって、D−FF23からracの
サンプリング周波数の奇フィールドのC−Y信号が出力
され、スイッチ26 、27のλ側に供給される。また
、D−FF 24からは同じく偶フィールドのC−Y信
号が出力され、スイッチ26のB側に供給されるととも
に、+H遅延回路5で遅延されてスイッチ27のB側に
供給される。
スイッチ26は、パルス発生回路33からの周波数が4
rscの切換制御信号により、A側、B側と交互に切
換え制御される。これにより、A側に供給された奇フィ
ールドのサンプルデータとB側に供給された偶フィール
ドのサンプルデータとが周波数8 fscで交互に選択
され、倍速変換回路28に供給される。
rscの切換制御信号により、A側、B側と交互に切
換え制御される。これにより、A側に供給された奇フィ
ールドのサンプルデータとB側に供給された偶フィール
ドのサンプルデータとが周波数8 fscで交互に選択
され、倍速変換回路28に供給される。
倍速変換回路四は、倍速変換回路lOと同様のものであ
り、パルス発生回路四からの8 rscの周波数のクロ
ックにより、奇フィールドのサンプルデータと偶フィー
ルドのサンプルデータとを別々の領域に記憶するととも
に、奇、偶フィールドのサンプルデータを1水平走査期
間単位で交互に読み出す。この場合、奇、偶フィールド
のサンプルデータは夫々4 f、cの周波数で書き込ま
れ、8 rscの周波数で読み出されるから、倍速変換
回路28からは、水平走査線補間がなされかつ水平走査
周波数がC−Y信号の2倍となった色差線順次信号(以
下、(c −y y信号という)が得られる。この(c
−y )’信号はD/A変換器29でアナログ信号に
変換され、出力端子31から出力される。この出力端子
31から得られる( c −y y信号はノンインター
レース方式の静止画用色差線顆次信号である。
り、パルス発生回路四からの8 rscの周波数のクロ
ックにより、奇フィールドのサンプルデータと偶フィー
ルドのサンプルデータとを別々の領域に記憶するととも
に、奇、偶フィールドのサンプルデータを1水平走査期
間単位で交互に読み出す。この場合、奇、偶フィールド
のサンプルデータは夫々4 f、cの周波数で書き込ま
れ、8 rscの周波数で読み出されるから、倍速変換
回路28からは、水平走査線補間がなされかつ水平走査
周波数がC−Y信号の2倍となった色差線順次信号(以
下、(c −y y信号という)が得られる。この(c
−y )’信号はD/A変換器29でアナログ信号に
変換され、出力端子31から出力される。この出力端子
31から得られる( c −y y信号はノンインター
レース方式の静止画用色差線顆次信号である。
一方、スイッチ27は、パルス発生回路33からの切換
制御信号により、1フィールド毎に交互にD−F F
23からの奇フィールドのC−Y信号と、1H遅延回路
25からの偶フィールドのC−Y信号を選択する。スイ
ッチ27から出力されるC−Y信号はD/A変換器30
でアナログ信号に変換され、出力端子32から出力され
る。これにより、出力端子32からはインターレース方
式の静止画用のC−Y信号が得られる。
制御信号により、1フィールド毎に交互にD−F F
23からの奇フィールドのC−Y信号と、1H遅延回路
25からの偶フィールドのC−Y信号を選択する。スイ
ッチ27から出力されるC−Y信号はD/A変換器30
でアナログ信号に変換され、出力端子32から出力され
る。これにより、出力端子32からはインターレース方
式の静止画用のC−Y信号が得られる。
なお、メモリ3,4から読み出される奇フィールドのY
信号と、メモリ5.6から読み出される偶フィールドの
Y信号とは垂直同期信号と水平同期信号とが同相であり
、+H遅延回路7は偶フィールドにおける垂直同期信号
と水平同期信号とを去Hずらすためのものである。+H
遅延回路25もC−Y信号について同様の処理をするた
めのものである。
信号と、メモリ5.6から読み出される偶フィールドの
Y信号とは垂直同期信号と水平同期信号とが同相であり
、+H遅延回路7は偶フィールドにおける垂直同期信号
と水平同期信号とを去Hずらすためのものである。+H
遅延回路25もC−Y信号について同様の処理をするた
めのものである。
第2図は第1図におけるビット数変換回N]6゜18の
一具体例を示すものであって、34はマルチプレクサ、
35 、36はD−FFであり、第1図1こ対応する部
分には同一符号をつけている。
一具体例を示すものであって、34はマルチプレクサ、
35 、36はD−FFであり、第1図1こ対応する部
分には同一符号をつけている。
同図において、マルチプレクサ34は第1図のビット数
変換回路16をなすものであり、D −k’ F 35
H36が第1図のピット数変換回路18を構成し′C
いる。
変換回路16をなすものであり、D −k’ F 35
H36が第1図のピット数変換回路18を構成し′C
いる。
ここで、A / D変換器15のサンプリング周波数を
fscとする。このA/D変換器15は各サンプルデー
タを上位4ビットI七下位4ピッh (Llとにわけて
別々の出力端子に出力し、夫々マルチプレクサあの人、
B側に供給する。マルチプレクサ34は2fsGの周波
数の制御信号によって制御され、この制御信号のH′″
(高レベル)でA側を、′L”(低レベル)でB側を選
択する。メモIJ 17はほぼ2フィールド周期のリセ
ットパルスRR8,4fs、の周波数のクロックおよび
rscの周波数のライトイネーブル制御パルスWEIこ
よって動作する。メモリ17はこのライトイネーブル制
御パルス1NEの′″L#期間書込み可能となる。D
−F Ii” 35には4f、cの周波数のラッチパル
スが供給され、D−FF36には2 racの周波数の
ラッチパルスが供給される。
fscとする。このA/D変換器15は各サンプルデー
タを上位4ビットI七下位4ピッh (Llとにわけて
別々の出力端子に出力し、夫々マルチプレクサあの人、
B側に供給する。マルチプレクサ34は2fsGの周波
数の制御信号によって制御され、この制御信号のH′″
(高レベル)でA側を、′L”(低レベル)でB側を選
択する。メモIJ 17はほぼ2フィールド周期のリセ
ットパルスRR8,4fs、の周波数のクロックおよび
rscの周波数のライトイネーブル制御パルスWEIこ
よって動作する。メモリ17はこのライトイネーブル制
御パルス1NEの′″L#期間書込み可能となる。D
−F Ii” 35には4f、cの周波数のラッチパル
スが供給され、D−FF36には2 racの周波数の
ラッチパルスが供給される。
これら各パルスは第1図のパルス発生回路33で発生さ
れる。
れる。
次に、この具体例の動作を第3図により説明する。
まず、メモリ17は2フィールドのC−Y信号を記憶す
るが、この記憶タイミングを第3図(a)によって説明
する。ここで、奇フィールドをAl mk +・・・・
・・とじ、偶フィールドをBOr Bl *・・・・・
・として表わすと、Aフィールドの開始で垂直同期信号
VDと水平同期信号HDとはタイミングが一致し、Bフ
ィールドの開始で垂直同期信号VDと水平同期信号HD
とは+Hずれる。リセットパルスRESは各フィールド
の開始の水平同期信号HDとタイミングが一致し、その
工・ンジでメモリ17に内蔵されるアドレス発生回路を
リセットする。また、メモリ17への書込み指令がある
と、リセットパルスRE8に同期してAフィールドとこ
れに続くBフィールドとに2 rscのライトイネーブ
ル制御パルスW1が発生する。
るが、この記憶タイミングを第3図(a)によって説明
する。ここで、奇フィールドをAl mk +・・・・
・・とじ、偶フィールドをBOr Bl *・・・・・
・として表わすと、Aフィールドの開始で垂直同期信号
VDと水平同期信号HDとはタイミングが一致し、Bフ
ィールドの開始で垂直同期信号VDと水平同期信号HD
とは+Hずれる。リセットパルスRESは各フィールド
の開始の水平同期信号HDとタイミングが一致し、その
工・ンジでメモリ17に内蔵されるアドレス発生回路を
リセットする。また、メモリ17への書込み指令がある
と、リセットパルスRE8に同期してAフィールドとこ
れに続くBフィールドとに2 rscのライトイネーブ
ル制御パルスW1が発生する。
次lこ、第3図(、)に示すよう番こ、メモリ17に書
き込まれるフィールドを人1#B1フィールドトシ、リ
セットパルスRESの近傍■、◎での第2図で示す具体
例の動作を第3図(blにより説明する。なお、同図で
は、■、◎の部分を合わせて示している。
き込まれるフィールドを人1#B1フィールドトシ、リ
セットパルスRESの近傍■、◎での第2図で示す具体
例の動作を第3図(blにより説明する。なお、同図で
は、■、◎の部分を合わせて示している。
メモリ17がリセットパルスRE8のエツジでリセット
されると、A/D変換器15はA1フィールドのサンプ
ルデータを出力開始する。ここで、この人1フィールド
の水平走査線を”1 eat m”3 *・・・・・・
とじ、水平走査線alのサンプルデータをaI#1+
al+!+・・・・・・とする。また、サンプルデータ
a1.、の上位4ビツトをデータal、IH,下位4ビ
ットをデータ町。
されると、A/D変換器15はA1フィールドのサンプ
ルデータを出力開始する。ここで、この人1フィールド
の水平走査線を”1 eat m”3 *・・・・・・
とじ、水平走査線alのサンプルデータをaI#1+
al+!+・・・・・・とする。また、サンプルデータ
a1.、の上位4ビツトをデータal、IH,下位4ビ
ットをデータ町。
ILとし、以下、同様とする。いま、A / D変換器
15からサンプルデータa1,1が出力されたとすると
、データal+Jy @ al *1jが1/fsc
期間マルチプレクサ34に供給される。マルチプレクサ
34はこれらデータalslff 、 al+ILを1
/4 f 、c 毎に交互に選択する。したがって、マ
ルチプレクサ34は4 fscの周波数でデータa1m
lJr、aj*lLを交互にかつ2回ずつ選択すること
になる。かかる選択動作が各サンプルデータについて行
なわれる。このマルチプレクサ34の出力信号がメモリ
14に供給される。
15からサンプルデータa1,1が出力されたとすると
、データal+Jy @ al *1jが1/fsc
期間マルチプレクサ34に供給される。マルチプレクサ
34はこれらデータalslff 、 al+ILを1
/4 f 、c 毎に交互に選択する。したがって、マ
ルチプレクサ34は4 fscの周波数でデータa1m
lJr、aj*lLを交互にかつ2回ずつ選択すること
になる。かかる選択動作が各サンプルデータについて行
なわれる。このマルチプレクサ34の出力信号がメモリ
14に供給される。
メモリ17では、リセットパルスRB8による内蔵のア
ドレス発生回路のリセットとともに、 4f、cの周波
数のメモリクロックにより、O#r地から順番にアドレ
ス指定がなされる。このとき、周波数rscのライトイ
ネーブル制御パルスW1(人、)のL”の期間のみ、指
定されたアドレスに書込みが行なわれる。
ドレス発生回路のリセットとともに、 4f、cの周波
数のメモリクロックにより、O#r地から順番にアドレ
ス指定がなされる。このとき、周波数rscのライトイ
ネーブル制御パルスW1(人、)のL”の期間のみ、指
定されたアドレスに書込みが行なわれる。
そこで、メモリクロックの周波数が4fSC% ライト
イネーブル制御パルスW B (AI)の周波数がf、
cであるから、2つの番地の書込みと2つの番地の書込
み禁止とが交互になされる。このために、0番地にデー
タal+1ffが、次の1査地1こデータal+LLが
夫々書き込まれると、次の2番地、3番地では書込みが
行なわれず、ざら番こ次の4番地にデータ”IIIJF
、 5番地番こデータ”1e! Lが夫々書き込ま
れることになる。つまり、マルチプレクサあからは。
イネーブル制御パルスW B (AI)の周波数がf、
cであるから、2つの番地の書込みと2つの番地の書込
み禁止とが交互になされる。このために、0番地にデー
タal+1ffが、次の1査地1こデータal+LLが
夫々書き込まれると、次の2番地、3番地では書込みが
行なわれず、ざら番こ次の4番地にデータ”IIIJF
、 5番地番こデータ”1e! Lが夫々書き込ま
れることになる。つまり、マルチプレクサあからは。
上位4ビツトと下位4ビツトが前後に配列されるが、各
サンプルデータが2回ずつ出力され、メモリ17では、
2回入力されるサンプルデータの一方が2つのアドレス
間隔で書き込まれることになる。
サンプルデータが2回ずつ出力され、メモリ17では、
2回入力されるサンプルデータの一方が2つのアドレス
間隔で書き込まれることになる。
このようにしてAIフィールドのサンプルデータがメモ
リ17に書き込まれると、同様にして、マルチプレクサ
34からメモリ17にB1フィールドについてデータが
供給される。このとき、メモリ17では、リセットパル
スRB8によってアドレス発生回路がリセットされると
ともに、このリセットパルス几ESに対するライトイネ
ーブル制御パルスWE(B、)の位相関係がA、フィー
ルドの場合のライトイネーブル制御パルスWl!i(A
υとは反転したものとなる。
リ17に書き込まれると、同様にして、マルチプレクサ
34からメモリ17にB1フィールドについてデータが
供給される。このとき、メモリ17では、リセットパル
スRB8によってアドレス発生回路がリセットされると
ともに、このリセットパルス几ESに対するライトイネ
ーブル制御パルスWE(B、)の位相関係がA、フィー
ルドの場合のライトイネーブル制御パルスWl!i(A
υとは反転したものとなる。
ここでs Blフィールドの場合1ども、AIフィー
ルドの場合と同様に、水平走査線をbI+btv・・・
・・・ とし、水平走査線す、のサンプルデータをb1
+l +bl、? +・・・・・・とじて、他の水平走
査線番こついても同様とする。また、サンプルデータb
32.の上位4ビツトをblelff、下位4ビツトを
bl + SL とし、他のサンプルデータについて
も同様とする。
ルドの場合と同様に、水平走査線をbI+btv・・・
・・・ とし、水平走査線す、のサンプルデータをb1
+l +bl、? +・・・・・・とじて、他の水平走
査線番こついても同様とする。また、サンプルデータb
32.の上位4ビツトをblelff、下位4ビツトを
bl + SL とし、他のサンプルデータについて
も同様とする。
ところで、メモリ17はB1フィールドtこ対して上記
のようiこ動作するから、0番地、1番地が書込み禁止
され、次の2番地にデータb1+1ffが、3番地にデ
ータb1*IZが夫々書き込まれる。そして、4番地、
5番地が書込み禁止され、6番地にデータb1+1#が
、7番地にデータbl+24が書き込まれるようにして
、人、フィールドの書込み時に書込み禁止されたアドレ
スに順次B、フィールドのサンプルデータが書き込まれ
ていく。
のようiこ動作するから、0番地、1番地が書込み禁止
され、次の2番地にデータb1+1ffが、3番地にデ
ータb1*IZが夫々書き込まれる。そして、4番地、
5番地が書込み禁止され、6番地にデータb1+1#が
、7番地にデータbl+24が書き込まれるようにして
、人、フィールドの書込み時に書込み禁止されたアドレ
スに順次B、フィールドのサンプルデータが書き込まれ
ていく。
したがって、メモリ17では、i=o、1,2゜3、・
・・・・・とすると、411番地(4i+1)番地にA
、フィールドのサンプルデータが上位4ビツト。
・・・・・とすると、411番地(4i+1)番地にA
、フィールドのサンプルデータが上位4ビツト。
下位4ビツトにわけて書き込まれ、(4i+2)番地と
(4i+3)番地にB1フィールドのサンプルデータが
上位4ビツトと下位4ビツトとにわけて書き込まれる。
(4i+3)番地にB1フィールドのサンプルデータが
上位4ビツトと下位4ビツトとにわけて書き込まれる。
すなわち、第4図(a)において、実測で示すAlフィ
ールドの各水平走査11QI at * ”t +・・
・・・・r atfi!の各サンプルデータと、破線で
示すB。
ールドの各水平走査11QI at * ”t +・・
・・・・r atfi!の各サンプルデータと、破線で
示すB。
フィールドの各水平走査線b1 +bt +・・・・・
・* b26tの各サンプルデータは、メモリ17にお
いては、第4図(b)に示すように書き込まれることl
こなる。なお、第4図(b)において、列はメモリセル
の列番号、行は行番号を表わしている。
・* b26tの各サンプルデータは、メモリ17にお
いては、第4図(b)に示すように書き込まれることl
こなる。なお、第4図(b)において、列はメモリセル
の列番号、行は行番号を表わしている。
メモリ17にAH+BIB1フィールドンプルデータが
書き込まれると、次に、メモリ17の08地から頴番1
こデータの読出しが行なわれ、この読出しが繰り返えさ
れる。この読出しによるメモリ17の出力信号はD −
F F 35 、36からなるビット数変換回路18に
供給されるが、このビット数変換回路18の動作を第3
図(c)によって説明する。
書き込まれると、次に、メモリ17の08地から頴番1
こデータの読出しが行なわれ、この読出しが繰り返えさ
れる。この読出しによるメモリ17の出力信号はD −
F F 35 、36からなるビット数変換回路18に
供給されるが、このビット数変換回路18の動作を第3
図(c)によって説明する。
メモリ17の出力信号はサンプリング周波数が4rsc
でA、フィールドのサンプルデータの上位4ビツト、下
位4ビツト、B、フィールドのサンプルデータの上位4
ビツト、下位4ビツトの順で繰り返えされる。この出力
信号はD −F F 35で4fScの周波数のラッチ
パルスでラッチされて遅延される。
でA、フィールドのサンプルデータの上位4ビツト、下
位4ビツト、B、フィールドのサンプルデータの上位4
ビツト、下位4ビツトの順で繰り返えされる。この出力
信号はD −F F 35で4fScの周波数のラッチ
パルスでラッチされて遅延される。
これにより、D −F F 35の出力信号とメモリ1
7の出力信号とでは、同一サンプルデータの上位4ビツ
トと下位4ビツトとが同一タイミングとなる期間が1/
2f、cの周期で存在する。第3図(c)では、説明を
簡単にするために、D −P F 35はメモリ17の
出力信号を1/4f、c遅延するものとしている。
7の出力信号とでは、同一サンプルデータの上位4ビツ
トと下位4ビツトとが同一タイミングとなる期間が1/
2f、cの周期で存在する。第3図(c)では、説明を
簡単にするために、D −P F 35はメモリ17の
出力信号を1/4f、c遅延するものとしている。
メモリ17の出力信号とD −F F 35の出力信号
とはD −F F 36に供給され、2fScの周波数
のラッチパルスで同時にラッチされる。このラッチパル
スはこれら出力信号の同一サンプルデータの上位4ビツ
トと下位4ビツトが同一タイミングとなる期間に設定さ
れている。したがって、D−FF36では、同一サンプ
ルデータの上位4ビツトと下位4ビツトとが合成され、
サンプリング周波数が2rscでAlフィールドのサン
プルデータと81フィールドのサンプルデータとが交互
1こ配列された8ビツトの信号が得られる。
とはD −F F 36に供給され、2fScの周波数
のラッチパルスで同時にラッチされる。このラッチパル
スはこれら出力信号の同一サンプルデータの上位4ビツ
トと下位4ビツトが同一タイミングとなる期間に設定さ
れている。したがって、D−FF36では、同一サンプ
ルデータの上位4ビツトと下位4ビツトとが合成され、
サンプリング周波数が2rscでAlフィールドのサン
プルデータと81フィールドのサンプルデータとが交互
1こ配列された8ビツトの信号が得られる。
D −F F1aの出力信号は、第1図および第3図(
c)において、アンドゲート19,2(Hこ供給され、
アンドゲート19から人、フィールドのサンプルデータ
が、アンドゲート20からB1フィールドのサンプルデ
ータが夫々分離される。A1フィールドの各サンプルデ
ータはf、。の周波数のラッチパルスによってD −P
F 23でラッチされ、サンプリング周波数がf、c
のAlフィールドの信号が得られ、同時に、Btフィー
ルドの各サンプルデータも同様にD−PF 24でラッ
チされてサンプリング周波数がf3゜のB1フィールド
の信号が得られる。これらAI +B1フィールドの信
号は、スイッチ26により、4f、cの周波数で選択さ
れる。これにより、スイッチ26からはサンプリング周
波数が8 f、。でAl 、n、フィールドのサンプル
データが交互に配列された信号が得られる。この場合、
各サンプルデータは4回ずつスイッチ26によって選択
される。
c)において、アンドゲート19,2(Hこ供給され、
アンドゲート19から人、フィールドのサンプルデータ
が、アンドゲート20からB1フィールドのサンプルデ
ータが夫々分離される。A1フィールドの各サンプルデ
ータはf、。の周波数のラッチパルスによってD −P
F 23でラッチされ、サンプリング周波数がf、c
のAlフィールドの信号が得られ、同時に、Btフィー
ルドの各サンプルデータも同様にD−PF 24でラッ
チされてサンプリング周波数がf3゜のB1フィールド
の信号が得られる。これらAI +B1フィールドの信
号は、スイッチ26により、4f、cの周波数で選択さ
れる。これにより、スイッチ26からはサンプリング周
波数が8 f、。でAl 、n、フィールドのサンプル
データが交互に配列された信号が得られる。この場合、
各サンプルデータは4回ずつスイッチ26によって選択
される。
そこで、倍速変換回路四では、Alフィールドの1水平
走査線のサンプルデータとB1フィールドの1水平走査
線のサンプルデータとが別々の領域に書き込まれるとと
もに、4つの連続する番地に同一サンプルデータが誉き
込まれることになる。そして、l水平走査線単位で人3
.B、フィールドが交互iこ読み出され、このとき、同
一サンプルデータは4回読み出されることlこなるが、
この続出しのりOツク周波数は8 f、cであるから、
4個の同一サンプルデータの読出し時間は4 X 1/
85゜=1/2tscであり、倍速変換器28の出力信
号のサンプリング周波数は2 f、cとなる。したがっ
て、水平走査周波数は2倍になったことになる。
走査線のサンプルデータとB1フィールドの1水平走査
線のサンプルデータとが別々の領域に書き込まれるとと
もに、4つの連続する番地に同一サンプルデータが誉き
込まれることになる。そして、l水平走査線単位で人3
.B、フィールドが交互iこ読み出され、このとき、同
一サンプルデータは4回読み出されることlこなるが、
この続出しのりOツク周波数は8 f、cであるから、
4個の同一サンプルデータの読出し時間は4 X 1/
85゜=1/2tscであり、倍速変換器28の出力信
号のサンプリング周波数は2 f、cとなる。したがっ
て、水平走査周波数は2倍になったことになる。
以上のように、この実施例では、1フレ一ム分の色差線
順次信号を記憶するメモリとして、1Mビットメモリが
1個ですみ、しかも、このメモリに内蔵されるアドレス
発生回路を用いてシリアルアクセスを行なうことができ
るので、アドレス発生回路を別個に設ける必要がない。
順次信号を記憶するメモリとして、1Mビットメモリが
1個ですみ、しかも、このメモリに内蔵されるアドレス
発生回路を用いてシリアルアクセスを行なうことができ
るので、アドレス発生回路を別個に設ける必要がない。
また、インターレース方式の信号とノンインターレース
方式の信号とを同時に得ることもできる。
方式の信号とを同時に得ることもできる。
第5図は本発明による画像メモリ装置の他の実施例を示
す要部ブロック図であって、34′はスイッチ、37は
アンドゲート、38は加算器、39はラッチ回路であり
、第1図、第2図に対応する部分には同一符号をつけて
いる。
す要部ブロック図であって、34′はスイッチ、37は
アンドゲート、38は加算器、39はラッチ回路であり
、第1図、第2図に対応する部分には同一符号をつけて
いる。
第1図に示した実施例におけるメモリ17は、ライトイ
ネーブル制御パルスWEによって書込み、書込み禁止の
制御がなされるものであり、指定されるアドレスは書込
み禁止中も進み、これを利用して2フィールドの順次の
書込みと同時の読み出しを行なうものであった。しかし
、メモリによっては、書込み禁止中アドレスも停止する
ものかあり、このようなメモリでは、第1図に示したよ
うな2フィールドの書込み、読出しを行なうことができ
ない。
ネーブル制御パルスWEによって書込み、書込み禁止の
制御がなされるものであり、指定されるアドレスは書込
み禁止中も進み、これを利用して2フィールドの順次の
書込みと同時の読み出しを行なうものであった。しかし
、メモリによっては、書込み禁止中アドレスも停止する
ものかあり、このようなメモリでは、第1図に示したよ
うな2フィールドの書込み、読出しを行なうことができ
ない。
第5図に示すこの実施例は、書込み禁止中アドレスが停
止するメモリを用い、ライトイネーブル制御パルスW1
を用いないで2フィールドの順次書込み、同時読′出し
を可能としたものである。以下、第6図を用いてその動
作を説明する。
止するメモリを用い、ライトイネーブル制御パルスW1
を用いないで2フィールドの順次書込み、同時読′出し
を可能としたものである。以下、第6図を用いてその動
作を説明する。
メモリ17には、第1図におけるメモリ17と同様に、
4f、cの周波数のメモリクロックと、第6図(a)に
示すように、各フィールドの開始の水平同期信号にタイ
ミングが一致したリセットパルス首S1ライトイネーブ
ル制御パルスwEとが供給される。メモリ17では、リ
セットパルスRP!SIこよってアドレス発生回路がリ
セットされ、また、ライトイネーブル制御パルスW1の
”L”期間書込み可能となるが、ここでは、書込み指令
があると。
4f、cの周波数のメモリクロックと、第6図(a)に
示すように、各フィールドの開始の水平同期信号にタイ
ミングが一致したリセットパルス首S1ライトイネーブ
ル制御パルスwEとが供給される。メモリ17では、リ
セットパルスRP!SIこよってアドレス発生回路がリ
セットされ、また、ライトイネーブル制御パルスW1の
”L”期間書込み可能となるが、ここでは、書込み指令
があると。
入力映像信号の垂直同期信号VDiこ同期して2フィー
ルド期間連続して′L”となる。
ルド期間連続して′L”となる。
また、スイッチ34は制御パルス8BLによって制御さ
れる。この制御パルスSBLはライトイネーブル制御パ
ルスWEに同期しており、通常はL″であるが、ライト
イネーブル制御パルスWEの″′L″L″後半1フィー
ルド期間に′H″′となる。
れる。この制御パルスSBLはライトイネーブル制御パ
ルスWEに同期しており、通常はL″であるが、ライト
イネーブル制御パルスWEの″′L″L″後半1フィー
ルド期間に′H″′となる。
スイッチあは制御パルスf9ELがI″L′のときB側
に閉じ、”H″のときA側に閉じる。
に閉じ、”H″のときA側に閉じる。
次に、第6図(b)により、第6図(a)のリセットパ
ルスRESの近傍■、◎での動作を説明する。なお、こ
こでも、各サンプルデータは第1図で示した実施例での
サンプルデータと同一符号(第3図)を用いる。
ルスRESの近傍■、◎での動作を説明する。なお、こ
こでも、各サンプルデータは第1図で示した実施例での
サンプルデータと同一符号(第3図)を用いる。
いま、メモリ171こ書き込まれるフィールドを第6図
(、)のA、フィールド、BIフィールドとする。メモ
リ17にリセットパルス几BSが入力されると、ビット
数変換器16からは、第2図におけるマルチプレクサ3
4と同様1こ、Alフィールドのサンプルデータall
、a□、・・・・・・が上位4ビツトと下位4ビツトに
わけられて前後lこ配列され、かつ同一サンプルデータ
が2回繰り返すサンプリング周波数が4f、。
(、)のA、フィールド、BIフィールドとする。メモ
リ17にリセットパルス几BSが入力されると、ビット
数変換器16からは、第2図におけるマルチプレクサ3
4と同様1こ、Alフィールドのサンプルデータall
、a□、・・・・・・が上位4ビツトと下位4ビツトに
わけられて前後lこ配列され、かつ同一サンプルデータ
が2回繰り返すサンプリング周波数が4f、。
で4ビツトのデータ信号となって出力される。このとき
、スイッチあ′はB側に閉じている。このデータ信号は
アンドゲート37に供給され、f’AGの周波数のゲー
トパルスG3■により、各サンプルデータ毎に上位4ビ
ツトのデータと下位4ビツトのデータとが1回ずつ続け
て抽出される。アンドゲート37の出力信号はスイッチ
34′を通り、メモリ17に供給される。
、スイッチあ′はB側に閉じている。このデータ信号は
アンドゲート37に供給され、f’AGの周波数のゲー
トパルスG3■により、各サンプルデータ毎に上位4ビ
ツトのデータと下位4ビツトのデータとが1回ずつ続け
て抽出される。アンドゲート37の出力信号はスイッチ
34′を通り、メモリ17に供給される。
メモリ17では、ライトイネーブル制御パルスWEが′
L″のとき順次アドレスが進む。この場合、アドレスは
4 f、cの周波数のメモリクロックによって0香地か
ら順番に指定される。これにより、スイッチ34からの
データ信号が供給されると、0香地、1番地に夫々デー
タal elf + al+l!が書き込才れ、次の2
番地s3番地が指定されたときにはデータが供給されず
、さらに次の4香地、5番地Ic テl alst g
、 alst tが書き込まれるようにして、A、フィ
ールドの各サンプルデータ”l*l *als! +・
・・・・・が順次書き込まれる。つまり、各サンプルデ
ータの書込みに2つの番地が用いられ、2つの番地の間
隔で各サンプルデータ”1ml s at+t m・・
・・・・が書き込まれるが、これは第2図におけるメモ
リ17と同様であり、異なるのは、第2図におけるメモ
リ17では、ライトイネーブル制御パルスWEによって
書込み禁止の番地を決めていたのに対し、この実施例で
は、アンドゲート37によって書込み禁止の番地を決め
ている点である。
L″のとき順次アドレスが進む。この場合、アドレスは
4 f、cの周波数のメモリクロックによって0香地か
ら順番に指定される。これにより、スイッチ34からの
データ信号が供給されると、0香地、1番地に夫々デー
タal elf + al+l!が書き込才れ、次の2
番地s3番地が指定されたときにはデータが供給されず
、さらに次の4香地、5番地Ic テl alst g
、 alst tが書き込まれるようにして、A、フィ
ールドの各サンプルデータ”l*l *als! +・
・・・・・が順次書き込まれる。つまり、各サンプルデ
ータの書込みに2つの番地が用いられ、2つの番地の間
隔で各サンプルデータ”1ml s at+t m・・
・・・・が書き込まれるが、これは第2図におけるメモ
リ17と同様であり、異なるのは、第2図におけるメモ
リ17では、ライトイネーブル制御パルスWEによって
書込み禁止の番地を決めていたのに対し、この実施例で
は、アンドゲート37によって書込み禁止の番地を決め
ている点である。
AIフィールドのサンプルデータがメモリ17に書き込
まれると、欠番こ、スイッチ34′はA側に切換わり、
ビット数変換回路16はB1フィールドに対する同様の
データ信号を出力する。また、このときにアンドゲート
37に供給されるゲートパルスG3@は、リセットパル
レス几ESに関してA、フィールドのときのゲートパル
スG3■とは180゛位相がずれている。したがって、
アンドゲート37からは、各サンプルデータb1+15
bllt+・・・・・・毎に後半の上位4ビツトデータ
、下位4ビツトデータを抽出する。
まれると、欠番こ、スイッチ34′はA側に切換わり、
ビット数変換回路16はB1フィールドに対する同様の
データ信号を出力する。また、このときにアンドゲート
37に供給されるゲートパルスG3@は、リセットパル
レス几ESに関してA、フィールドのときのゲートパル
スG3■とは180゛位相がずれている。したがって、
アンドゲート37からは、各サンプルデータb1+15
bllt+・・・・・・毎に後半の上位4ビツトデータ
、下位4ビツトデータを抽出する。
一方、メモリ17は、たとえばデュアルポートメモリの
ように、書込み同時読出し可能である。すなわち、メモ
リクロツタの前半の1/2周期でアドレスからのデータ
読出しが行なわれ、次の後半の1/2周期で同じアドレ
スへのデータ書込みが行なわれる。B、フィールドの書
込みζこ際しては、この各アドレスから読み出されたデ
ータが出力され、ラッチ回路39でラッチされる。
ように、書込み同時読出し可能である。すなわち、メモ
リクロツタの前半の1/2周期でアドレスからのデータ
読出しが行なわれ、次の後半の1/2周期で同じアドレ
スへのデータ書込みが行なわれる。B、フィールドの書
込みζこ際しては、この各アドレスから読み出されたデ
ータが出力され、ラッチ回路39でラッチされる。
そこで、メモリ17において、いま、0査地が指定され
たとすると、その指定の前半でデータal+1#が読み
出され、ラッチ回路39にラッチされる。このラッチさ
れたデータalsl# は加算器あ、スイッチ34′を
介してメモ+317に供給され、指定の後半で0査地に
書き込まれる。このとき、アンドゲート37から出力さ
れるデータは零であり、上記のように0査地からデータ
a1mljFを読み出して再び0査地に書き込むことに
より、このO(1地にアンドゲート37からの零のデー
タが書き込まれることはない。次の1@地についても同
様であり、結局、0査地、1番地に夫々データaI a
lH、al 、IL が保持されることになる。
たとすると、その指定の前半でデータal+1#が読み
出され、ラッチ回路39にラッチされる。このラッチさ
れたデータalsl# は加算器あ、スイッチ34′を
介してメモ+317に供給され、指定の後半で0査地に
書き込まれる。このとき、アンドゲート37から出力さ
れるデータは零であり、上記のように0査地からデータ
a1mljFを読み出して再び0査地に書き込むことに
より、このO(1地にアンドゲート37からの零のデー
タが書き込まれることはない。次の1@地についても同
様であり、結局、0査地、1番地に夫々データaI a
lH、al 、IL が保持されることになる。
次に、メモリ17では2番地が指定され、その前半期間
で24地から零のデータ、が読み出されてラッチ回路3
9にラッチされる。後半期間では、アンドゲート37か
らのデータbl+IJr とラッチ回路39からの零の
データが加算器38で加算され、メモリ17の同じ2番
地に書き込まれる。したがって、この2番地にはデータ
bI+l#が記憶される。次1こアンドゲート37から
出力されるデータb1.11 も、同様にして、メモリ
17の3査地に書き込まれる。
で24地から零のデータ、が読み出されてラッチ回路3
9にラッチされる。後半期間では、アンドゲート37か
らのデータbl+IJr とラッチ回路39からの零の
データが加算器38で加算され、メモリ17の同じ2番
地に書き込まれる。したがって、この2番地にはデータ
bI+l#が記憶される。次1こアンドゲート37から
出力されるデータb1.11 も、同様にして、メモリ
17の3査地に書き込まれる。
以下同様にして、メモリ17での書き込みが行なわれ、
第2図で説明したのと同様に、メモリ17では、各サン
プルデータハ、1 * al +! +・・・・・・J
ld +bl+1+・・・・・・は夫々2つの番地に書
き込まれ、かつA、フィールドのサンプルデータとB1
フィールドのサンプルデータとが交互に書き込まれるこ
とになる。この読み出しは、第1図で説明した実施列と
同様である。
第2図で説明したのと同様に、メモリ17では、各サン
プルデータハ、1 * al +! +・・・・・・J
ld +bl+1+・・・・・・は夫々2つの番地に書
き込まれ、かつA、フィールドのサンプルデータとB1
フィールドのサンプルデータとが交互に書き込まれるこ
とになる。この読み出しは、第1図で説明した実施列と
同様である。
ところで、色差線順次信号は、最終的には、同時式の色
差信号R−Y 、B−Yに変換される必要がある。この
変換はディジタル信号の段階で行なってもよいし、アナ
ログ信号に変換された後行なってもよい。以下、このた
めの同時化回路ζこついて説明する。
差信号R−Y 、B−Yに変換される必要がある。この
変換はディジタル信号の段階で行なってもよいし、アナ
ログ信号に変換された後行なってもよい。以下、このた
めの同時化回路ζこついて説明する。
第7図はその一例を示すものであって、40 、41は
IHの遅延回路、42は加算器、43は去除算器、44
、45はスイッチである。また、第8図は第7図の各
部の信号のタイミングチャートである。
IHの遅延回路、42は加算器、43は去除算器、44
、45はスイッチである。また、第8図は第7図の各
部の信号のタイミングチャートである。
第7図および第8図において、C−Y信号は遅延回路4
0 、41で2H遅延され、加算器43で入力されたC
−Y信号と加算される。この加算器43の出力信号は、
除算器34でレベルが)に減衰されたフ 後、スイッチ44 、45のA側に供給される。この上
除算器43の出力信号はやはり色差線順次信号であるが
、入力されるC−Y信号の2Hだけはなれた同種の色差
信号の平均を表わすものである。また、遅延回路40で
遅延されたC−Y信号はスイッチ44゜45のB側に供
給される。
0 、41で2H遅延され、加算器43で入力されたC
−Y信号と加算される。この加算器43の出力信号は、
除算器34でレベルが)に減衰されたフ 後、スイッチ44 、45のA側に供給される。この上
除算器43の出力信号はやはり色差線順次信号であるが
、入力されるC−Y信号の2Hだけはなれた同種の色差
信号の平均を表わすものである。また、遅延回路40で
遅延されたC−Y信号はスイッチ44゜45のB側に供
給される。
スイッチ=14 、45のA側とB側には、異色の色差
信号が同時に供給される。スイッチ44 * 45はC
−Y信号の1水平走査期間毎に交互にA側、B側と同時
に切換わり、かつスイッチ44 、45の一方がA11
11に閉じているときには、他方がB側に閉じている。
信号が同時に供給される。スイッチ44 * 45はC
−Y信号の1水平走査期間毎に交互にA側、B側と同時
に切換わり、かつスイッチ44 、45の一方がA11
11に閉じているときには、他方がB側に閉じている。
そこで、いま、入力されるC−Y信号が(R−yn)信
号とし、スイッチ44がA側に、スイッチ45がB側に
夫々閉じているとすると、スイ・ンチ45から(R−Y
、)信号の1つ前の1水平走査線の(B−Yn−1)信
号が出力され、スイッチ44からは2つが出力される。
号とし、スイッチ44がA側に、スイッチ45がB側に
夫々閉じているとすると、スイ・ンチ45から(R−Y
、)信号の1つ前の1水平走査線の(B−Yn−1)信
号が出力され、スイッチ44からは2つが出力される。
入力されるC−Y信号が次の水平走査線の(B−Yn)
信号となると、スイ・ンチ44はB側に、スイッチ45
はλ側に夫々切換えられ、スイッチ44からは(R−Y
n)信号が、スイッチ45か以下同様に動作し、スイッ
チ44からは、C−Y信号の間欠的な1’L−Y信号に
、その欠落した水平走査線でC−Y信号の前後の水平走
査線のR−Y信号の平均信号が補間された色差信号R−
Yが得られ、同様にして、スイッチ45からは、C−Y
信号の間欠的なり−Y信号に平均信号が補間された色差
信号B−Yが得られる。なお、同時化された色差信号は
色差信号孔−Y、B−Yと表現し、C−Y信号中のR−
Y信号とB−Y信号と区別している。
信号となると、スイ・ンチ44はB側に、スイッチ45
はλ側に夫々切換えられ、スイッチ44からは(R−Y
n)信号が、スイッチ45か以下同様に動作し、スイッ
チ44からは、C−Y信号の間欠的な1’L−Y信号に
、その欠落した水平走査線でC−Y信号の前後の水平走
査線のR−Y信号の平均信号が補間された色差信号R−
Yが得られ、同様にして、スイッチ45からは、C−Y
信号の間欠的なり−Y信号に平均信号が補間された色差
信号B−Yが得られる。なお、同時化された色差信号は
色差信号孔−Y、B−Yと表現し、C−Y信号中のR−
Y信号とB−Y信号と区別している。
ところで、第1図、第5図で示した実施例でC−Y信号
の同時化を行なう場合、メモリ17の書込み前に同時化
を行なうと、当然信号量が倍となり、メモリの個数を増
やさなければならず問題がある。
の同時化を行なう場合、メモリ17の書込み前に同時化
を行なうと、当然信号量が倍となり、メモリの個数を増
やさなければならず問題がある。
メモリ17からの読出し後倍速変換回路28への入力前
に同時化を行なうと、几−Y信号、B−Y信号の2系統
について倍速変換が必要となり、回路規模を増大させる
という問題がある。インターレース方式で出力する場合
、スイッチ27の前で同時化を行なおうとすると、奇、
偶夫々のフィールドで同時化する必要があり、これも回
路規模を増大させることになる。したがりて、D/λ変
換器29゜(資)の直前あるいは後で同時化を行なうこ
とが好ましい。
に同時化を行なうと、几−Y信号、B−Y信号の2系統
について倍速変換が必要となり、回路規模を増大させる
という問題がある。インターレース方式で出力する場合
、スイッチ27の前で同時化を行なおうとすると、奇、
偶夫々のフィールドで同時化する必要があり、これも回
路規模を増大させることになる。したがりて、D/λ変
換器29゜(資)の直前あるいは後で同時化を行なうこ
とが好ましい。
また、一般に、電子カメラから出力されるC−Y信号は
、第1@目の水平走査線が几−Y信号であるかB−Y信
号であるかは定まっていない。このために、スイッチ4
4 、45の切換えを誤まると、スイッチ44から色差
信号R−Yが、スイッチ45から色差信号B−Yが夫々
出力されるべきところ逆になる。これを防止する1つの
方法として、特開昭61−212987号公報番こC−
Y信号−こおける几−Y信号の直前の水平ブランキング
期間とB−Y信号の直前の水平ブランキング期間のレベ
ルを異ならせてオフセット電圧を設定し、このオフセッ
ト電圧を用いてR−Y信号とB−Y信号との判別(色判
別)を可能とし、この判別結果にもとづいて同期化回路
におけるスイッチの切換え位相を制御する方法が開示さ
れている。
、第1@目の水平走査線が几−Y信号であるかB−Y信
号であるかは定まっていない。このために、スイッチ4
4 、45の切換えを誤まると、スイッチ44から色差
信号R−Yが、スイッチ45から色差信号B−Yが夫々
出力されるべきところ逆になる。これを防止する1つの
方法として、特開昭61−212987号公報番こC−
Y信号−こおける几−Y信号の直前の水平ブランキング
期間とB−Y信号の直前の水平ブランキング期間のレベ
ルを異ならせてオフセット電圧を設定し、このオフセッ
ト電圧を用いてR−Y信号とB−Y信号との判別(色判
別)を可能とし、この判別結果にもとづいて同期化回路
におけるスイッチの切換え位相を制御する方法が開示さ
れている。
しかしながら、このように水平ブランキング期間のオフ
セラ1−2圧を用いて同時化のための色判別を行なう場
合、このオフセット電圧がC−Y信号の処理中保存され
ていれば問題ないが、第1図において、人/D変換器1
5への入力信号レベル調整のために、水平ブランキング
期間をクランプするために、オフセット電圧が失なわれ
、色判別ができなくなる。
セラ1−2圧を用いて同時化のための色判別を行なう場
合、このオフセット電圧がC−Y信号の処理中保存され
ていれば問題ないが、第1図において、人/D変換器1
5への入力信号レベル調整のために、水平ブランキング
期間をクランプするために、オフセット電圧が失なわれ
、色判別ができなくなる。
以上のことを勘案し、C−Y信号の同時化を可能とした
本発明による画像メモリ装置のさらに他の実施例を第9
図〜第11図によって説明する。なお、第9図はこの実
施例のA / D変換部を、wJl。
本発明による画像メモリ装置のさらに他の実施例を第9
図〜第11図によって説明する。なお、第9図はこの実
施例のA / D変換部を、wJl。
図はインターレース方式のC−Y信号に対する同時回路
を、第11図はノンインターレース方式のC−Y信号に
対する同時化回路を夫々示すブロック図であって、29
B、 29 B 、 30B、30BはD / A変4
zは加算器、4rJ除算器、44’ 、 4ダはスイッ
チ、46は色判別回路、47はスイッチ、48,4ぎは
D−F’Fであり、第1図、第7図に対応する部分には
同一符号をつけている。
を、第11図はノンインターレース方式のC−Y信号に
対する同時化回路を夫々示すブロック図であって、29
B、 29 B 、 30B、30BはD / A変4
zは加算器、4rJ除算器、44’ 、 4ダはスイッ
チ、46は色判別回路、47はスイッチ、48,4ぎは
D−F’Fであり、第1図、第7図に対応する部分には
同一符号をつけている。
まず、第9図において、人/D変換器15に入力される
c−y信号には、先の特開昭61−212987号公報
に開示されるように、水平ブランキング期間に色判別の
ためのオフセット電圧が付加されている。このC−Y信
号は%A / D変換器15において、水平ブランキン
グ期間がクランプされた後、8ビツトにディジタル化さ
れる。
c−y信号には、先の特開昭61−212987号公報
に開示されるように、水平ブランキング期間に色判別の
ためのオフセット電圧が付加されている。このC−Y信
号は%A / D変換器15において、水平ブランキン
グ期間がクランプされた後、8ビツトにディジタル化さ
れる。
また、このC−Y信号は色判別回路46に供給され、水
平ブランキング期間のオフセラ)[圧から色判別が行な
われる。この色判別により、色判別回路46の出力信号
は、たとえば少なくとも、C−Y信号lこおける几−Y
信号の直前の水平ブランキング期間で”H″となり、B
−Y信号の直前の水平ブランキング期間でL”となる。
平ブランキング期間のオフセラ)[圧から色判別が行な
われる。この色判別により、色判別回路46の出力信号
は、たとえば少なくとも、C−Y信号lこおける几−Y
信号の直前の水平ブランキング期間で”H″となり、B
−Y信号の直前の水平ブランキング期間でL”となる。
この出力信号の“H”、”L”はA / D変換器15
から出力される各ビットの′H″、″L″と同一レベル
でアル。
から出力される各ビットの′H″、″L″と同一レベル
でアル。
スイッチ47は水平ブランキングパルスH−BLKによ
って制御され、通常、A/D変換器15のLSB(最下
位ビット)を選択しているが、水平ブランキング期間に
は、色判別回路46の出力信号を選択する。これにより
、ビット数変換回路16の入力信号は、几−Y信号の直
前の水平ブランキング期間のLSBがwHsとなり、B
−Y信号の直前の水平ブランキング期間のLSBがL’
となる。このLSBが色判別情報である。
って制御され、通常、A/D変換器15のLSB(最下
位ビット)を選択しているが、水平ブランキング期間に
は、色判別回路46の出力信号を選択する。これにより
、ビット数変換回路16の入力信号は、几−Y信号の直
前の水平ブランキング期間のLSBがwHsとなり、B
−Y信号の直前の水平ブランキング期間のLSBがL’
となる。このLSBが色判別情報である。
なお、このように色判別情報を付加することにより、水
平ブランキング期間のレベルが変化する場合もある。つ
まり、水平ブランキング期間のLSBは1色判別情報の
付加により、本来″′H″であるべきところがITI、
#となり、あるいはその逆となる。しかし、これ番こよ
る影響はたかだか(D/A変換器のダイナミックレンジ
) / 256 (vlにすぎず、格別問題とはならな
い。
平ブランキング期間のレベルが変化する場合もある。つ
まり、水平ブランキング期間のLSBは1色判別情報の
付加により、本来″′H″であるべきところがITI、
#となり、あるいはその逆となる。しかし、これ番こよ
る影響はたかだか(D/A変換器のダイナミックレンジ
) / 256 (vlにすぎず、格別問題とはならな
い。
第10図に示す同時化回路はインターレース方式のディ
ジタル化されたC−Y信号と同時化するものであり、s
g1図に対応させると、スイッチ27の次段に設けられ
る。この同時化回路は、IHの遅延回路40 、41
、加算器42、去除算器43およびスイッチ44 、4
5が第7図に示した構成をなしており、したがって、ス
イッチ4.45のA側に2つの同種の色差信号の平均信
号が、B側にこの平均信号と同様の色差信号が夫々同時
に供給される。
ジタル化されたC−Y信号と同時化するものであり、s
g1図に対応させると、スイッチ27の次段に設けられ
る。この同時化回路は、IHの遅延回路40 、41
、加算器42、去除算器43およびスイッチ44 、4
5が第7図に示した構成をなしており、したがって、ス
イッチ4.45のA側に2つの同種の色差信号の平均信
号が、B側にこの平均信号と同様の色差信号が夫々同時
に供給される。
一方、入力されたc−y信号のLSBはD−F’F 4
8にも供給され、水平ブランキングパルスH・BLKを
り0ツクとして水平ブランキング期間のLSBがラッチ
される。したがって、D−FF48のQ出力は、c−y
信号の几−Y信号期間″l(”となり、B−Y信号期間
@L″となる。
8にも供給され、水平ブランキングパルスH・BLKを
り0ツクとして水平ブランキング期間のLSBがラッチ
される。したがって、D−FF48のQ出力は、c−y
信号の几−Y信号期間″l(”となり、B−Y信号期間
@L″となる。
D−FF48のQ出力はスイッチ44 、45の制御信
号として用いられる。このQ出力がH′のときスイッチ
44はA側lこ、スイ・ソチ45はB側に夫々閉じ、@
I、nのときスイッチ44はB側に、スイッチ45はλ
側に閉じる。これにより、スイッチ44からは平均信号
で補間されて連続したディジタル色差信号R−Yが得ら
れ、スイッチ45からは同じくディジタル色差信号B−
Yが得られる。これら色信号R−Y、B−Yは夫々D/
人変換器30 R、30Bでアナ0グ信号に変換される
。
号として用いられる。このQ出力がH′のときスイッチ
44はA側lこ、スイ・ソチ45はB側に夫々閉じ、@
I、nのときスイッチ44はB側に、スイッチ45はλ
側に閉じる。これにより、スイッチ44からは平均信号
で補間されて連続したディジタル色差信号R−Yが得ら
れ、スイッチ45からは同じくディジタル色差信号B−
Yが得られる。これら色信号R−Y、B−Yは夫々D/
人変換器30 R、30Bでアナ0グ信号に変換される
。
このようlこして、必ずD/A変換器30 Rから色差
信号几−Yが、D/A変換器30 BからB−Yが出力
されることになる。
信号几−Yが、D/A変換器30 BからB−Yが出力
されることになる。
第11図に示す同時化回路には倍速変換回路から出力さ
れるディジタル化された( c −y )’信号が供給
される。これを第1図に対応させると、倍速変換回路2
8の次段に設けられる。2 H’の遅延回路40’ 、
41’、加算器42′、去除算器43′、スイッチ4
4’ 、 45’は第7図に示した構成をなしているが
、遅延回路40’、41’の遅延時間はノンインターレ
ース方式における1水平走査期間H′の2倍に設定され
ている。
れるディジタル化された( c −y )’信号が供給
される。これを第1図に対応させると、倍速変換回路2
8の次段に設けられる。2 H’の遅延回路40’ 、
41’、加算器42′、去除算器43′、スイッチ4
4’ 、 45’は第7図に示した構成をなしているが
、遅延回路40’、41’の遅延時間はノンインターレ
ース方式における1水平走査期間H′の2倍に設定され
ている。
すなわち、いま、Aフィールドのn番目の水平走査線の
R−Y信号、B−Y信号を夫々恥j、Bsjとし、Bフ
ィールドのn番目の水平走査線の几−Y信号、B−Y信
号を夫々R,J、B、Bとして各水平走査線のR−Y信
号、B−Y信号と同様に表わすとすると、入力されるデ
ィジタルの(c −y )’信号は、第12図に示すよ
うに、AフィールドのR−Y信号、Bフィールドの几−
Y信号、AフィールドのB−Y信号jBフィールドのB
−Y信号の順で配列されている。したがって、同一フィ
ールドの同色の色差信号の水平走査線は4 H’同周期
なる。
R−Y信号、B−Y信号を夫々恥j、Bsjとし、Bフ
ィールドのn番目の水平走査線の几−Y信号、B−Y信
号を夫々R,J、B、Bとして各水平走査線のR−Y信
号、B−Y信号と同様に表わすとすると、入力されるデ
ィジタルの(c −y )’信号は、第12図に示すよ
うに、AフィールドのR−Y信号、Bフィールドの几−
Y信号、AフィールドのB−Y信号jBフィールドのB
−Y信号の順で配列されている。したがって、同一フィ
ールドの同色の色差信号の水平走査線は4 H’同周期
なる。
そこで、補間用の色差信号としては4 H’はなれた同
一フィールドで同色の2つの色差信号を平均化しなけれ
ばならず、このため1こ、遅延回路40′。
一フィールドで同色の2つの色差信号を平均化しなけれ
ばならず、このため1こ、遅延回路40′。
41′で4 H’遅延された(c−y)’信号と入力(
C−Y)/信号とを加算するようにしている。また、ス
イッチ44’ 、 45’のλ側とB側と番こ同時に供
給される信号は、同一フィールドで異色の色差信号でな
ければならない。第12図から明かなように、入力(c
−y)’信号は2 H’同周期同一フィールドの異なる
色差信号の水平走査線が交互に配置されており、このた
めに、遅延回路40′で2 H’遅延された(c−y)
’信号がスイッチ44’ 、 45’のB側に供給され
る。
C−Y)/信号とを加算するようにしている。また、ス
イッチ44’ 、 45’のλ側とB側と番こ同時に供
給される信号は、同一フィールドで異色の色差信号でな
ければならない。第12図から明かなように、入力(c
−y)’信号は2 H’同周期同一フィールドの異なる
色差信号の水平走査線が交互に配置されており、このた
めに、遅延回路40′で2 H’遅延された(c−y)
’信号がスイッチ44’ 、 45’のB側に供給され
る。
以上のことから、スイッチ44’ 、 45’のB側に
は、RsA、几*B 、 BhA 、 B、ff *・
・・・・・の順で色差信号が供給され、これと同時に、
スイッチ44’ 、 45’の入側には、これらのB側
に供給される色差信号とは同一フィールドで異色の補間
用色差信号が供給されることになる。
は、RsA、几*B 、 BhA 、 B、ff *・
・・・・・の順で色差信号が供給され、これと同時に、
スイッチ44’ 、 45’の入側には、これらのB側
に供給される色差信号とは同一フィールドで異色の補間
用色差信号が供給されることになる。
一方、D −F F 4B’は、I H’同周期水平ブ
ランキングパルスH−B L K’により、入力される
(C−Y)′信号の水平ブランキング期間のLSBをラ
ッチする。この入力される(C−Y)’信号は2水平走
査線毎に異色の色差信号に切換わるから、D−F F
48’のQ出力は2水平走査線毎にレベルが反転し、か
つR−Y信号の2水平走査線ではH′″となり、次のB
−Y信号の2水平走査線で”L’となる。
ランキングパルスH−B L K’により、入力される
(C−Y)′信号の水平ブランキング期間のLSBをラ
ッチする。この入力される(C−Y)’信号は2水平走
査線毎に異色の色差信号に切換わるから、D−F F
48’のQ出力は2水平走査線毎にレベルが反転し、か
つR−Y信号の2水平走査線ではH′″となり、次のB
−Y信号の2水平走査線で”L’となる。
このQ出力が“H”のとき、スイッチ■′は入側に、ス
イッチ45′はB@に夫々閉じ、Q出力が”L“のとき
には、スイッチ44′はBllに、スイッチ45′は入
側に夫々閉じる。これにより、スイッチ44′からは平
均信号で補間されたディジタル色差信号(R=Y)”が
、スイッチ45′から同じくディジタル色差信号(B+
+ Y )/が得られる。これら色差信号(R−Y)’
。
イッチ45′はB@に夫々閉じ、Q出力が”L“のとき
には、スイッチ44′はBllに、スイッチ45′は入
側に夫々閉じる。これにより、スイッチ44′からは平
均信号で補間されたディジタル色差信号(R=Y)”が
、スイッチ45′から同じくディジタル色差信号(B+
+ Y )/が得られる。これら色差信号(R−Y)’
。
(B−Y)’は夫々D/A変換器29几、29Bでアナ
ログ信号に変換される。
ログ信号に変換される。
このようにして、必ずD/A変換器29 Rから色差信
号(R−Y)’が、D/A変換器29 Bから色差信号
(B−Y)’が夫々出力される。
号(R−Y)’が、D/A変換器29 Bから色差信号
(B−Y)’が夫々出力される。
以上はディジタル化されたC−Y信号、(C−Y)′信
号を同時化する場合であったが、D/A変換器30 、
29 (第1図)から出力されるアナログの(e−y
)信号、(C−Y)’信号を同時化する場合には、第1
0−、ml1図において、D / A変換器30R、3
0B 、 29几、29Bが不要となり、かつD−F
F 48 、48’には、D / A変換器29 、3
0の入力(C−y)信号、(c−y)’信号の少なくと
もI、SBを供給すればよい。
号を同時化する場合であったが、D/A変換器30 、
29 (第1図)から出力されるアナログの(e−y
)信号、(C−Y)’信号を同時化する場合には、第1
0−、ml1図において、D / A変換器30R、3
0B 、 29几、29Bが不要となり、かつD−F
F 48 、48’には、D / A変換器29 、3
0の入力(C−y)信号、(c−y)’信号の少なくと
もI、SBを供給すればよい。
第13図は本発明による画像メモリ装置のさらに他の実
施例を示す要部ブロック図であって、49はスイッチ、
50は入力端子であり、第9図に対応する部分には同一
符号をつけている。
施例を示す要部ブロック図であって、49はスイッチ、
50は入力端子であり、第9図に対応する部分には同一
符号をつけている。
先に示した夫々の実施例は、色差線順次信号が入力され
る場合でありたが、第13図に示すこの実施例は1色差
間時信号が入力される場合のものである。
る場合でありたが、第13図に示すこの実施例は1色差
間時信号が入力される場合のものである。
第13図において、同時尾大力される色差信号几−Y
、B−Yは夫々スイッチ49の入側、B側に供給される
。スイッチ49は、入力端子50からのライン選択パル
スにより、各水平ブランキング期間毎に切換えられる。
、B−Yは夫々スイッチ49の入側、B側に供給される
。スイッチ49は、入力端子50からのライン選択パル
スにより、各水平ブランキング期間毎に切換えられる。
ここで、このライン選択パルスがH”のときスイッチ4
9は入側を選択し、′L#のときB側を選択するものと
する。このスイ・ンチ49により、C−Y信号が得られ
てD / A変換器15に供給される。
9は入側を選択し、′L#のときB側を選択するものと
する。このスイ・ンチ49により、C−Y信号が得られ
てD / A変換器15に供給される。
一方、入力端子50からのライン選択パルスはスイッチ
47にも供給され、水平ブランキング期間毎にA /
D変換器15からのLSHの代りにこのライン選択パル
スが選択される。したがって、A/D変換器15の出力
信号iこおいて、R−Y信号の水平走査線の直前の水平
ブランキング期間のLSBは”H”であり、B−Y信号
の水平走査線の直前の水平ブランキング期間のLSBは
L″となり、このLSBを色判別情報に用いることによ
り11、第9図〜第12図で示した実施例と同様に、色
差線順次信号の同時化が可mlとなる。
47にも供給され、水平ブランキング期間毎にA /
D変換器15からのLSHの代りにこのライン選択パル
スが選択される。したがって、A/D変換器15の出力
信号iこおいて、R−Y信号の水平走査線の直前の水平
ブランキング期間のLSBは”H”であり、B−Y信号
の水平走査線の直前の水平ブランキング期間のLSBは
L″となり、このLSBを色判別情報に用いることによ
り11、第9図〜第12図で示した実施例と同様に、色
差線順次信号の同時化が可mlとなる。
ところで、電子カメラやビデオフロッピーシステムには
、ダビング用の出力として、色差線順次信号を同時化し
た色差同時信号を出力するが、この色差同時信号に元の
色差信号であるか、平均化された補間色差信号であるか
を判別するための判別パルスが付加されるものがある。
、ダビング用の出力として、色差線順次信号を同時化し
た色差同時信号を出力するが、この色差同時信号に元の
色差信号であるか、平均化された補間色差信号であるか
を判別するための判別パルスが付加されるものがある。
たとえば、この判別信号がH′である水平走査線では、
几−Y信号は元の信号、B−Y信号は補間信号とし I
IL″であるときには、その逆とする。
几−Y信号は元の信号、B−Y信号は補間信号とし I
IL″であるときには、その逆とする。
かかる色差同時信号をダビングなどのために再び綜頚次
化する場合、この色差同時信号の補間信号のみを抽出す
ることもあり得、この場合には、かかる補間信号の色差
線順次信号を同時化するとき、補間信号からさらに補間
信号を作成することになってぼけが生ずることになる。
化する場合、この色差同時信号の補間信号のみを抽出す
ることもあり得、この場合には、かかる補間信号の色差
線順次信号を同時化するとき、補間信号からさらに補間
信号を作成することになってぼけが生ずることになる。
第13図に示す実施例は、ダビング用などとして出力さ
れる色差同時信号を線順次化する場合にも、非常に有効
である。すなわち、この色差同時信号のR−Y信号、B
−Y信号をスイッチ49に供給するとともに、これに付
加されている上記判別パルスからライン選択パルスを形
成し、これでもってスイッチ49を制御することにより
、元の色差信号のみからなるC−Y信号を得ることがで
きる。
れる色差同時信号を線順次化する場合にも、非常に有効
である。すなわち、この色差同時信号のR−Y信号、B
−Y信号をスイッチ49に供給するとともに、これに付
加されている上記判別パルスからライン選択パルスを形
成し、これでもってスイッチ49を制御することにより
、元の色差信号のみからなるC−Y信号を得ることがで
きる。
以上、本発明の詳細な説明したが、本発明はこれら実施
例のみζこ駆足されるものではない。
例のみζこ駆足されるものではない。
たとえば、上記実施例では、色差線順次信号を8ビツト
でディジタル化し、4ビツト変換して4ビツト入出力の
メモリに書き込むようにしたが、任意のビット数でディ
ジタル化し、メモリの人出カビット数に合うようにビッ
ト数変換して書き込むようにしてよい。一般に、A /
D変換器から出力される各サンプルデータがn個(但
し、nは正整数)のデータとなるようにビット数変換さ
れた場合には、メモリでは、各サンプルデータは連続す
る1個の番地に書き込まれ、かつ第1のフスールドのサ
ンプルデータと第2のフィールドのサンプルデータとが
交互に配置されることになる。
でディジタル化し、4ビツト変換して4ビツト入出力の
メモリに書き込むようにしたが、任意のビット数でディ
ジタル化し、メモリの人出カビット数に合うようにビッ
ト数変換して書き込むようにしてよい。一般に、A /
D変換器から出力される各サンプルデータがn個(但
し、nは正整数)のデータとなるようにビット数変換さ
れた場合には、メモリでは、各サンプルデータは連続す
る1個の番地に書き込まれ、かつ第1のフスールドのサ
ンプルデータと第2のフィールドのサンプルデータとが
交互に配置されることになる。
また、本発明は色差線順次信号のみに用いられるもので
はなく、他の所望映像信号に対して同様に適用可能であ
る。
はなく、他の所望映像信号に対して同様に適用可能であ
る。
以上説明したように、本発明によれば、2フィールドの
容量をもつシリアルアクセス機能のメモリを用いて、2
フィールドの映像信号の順次書込みと同時読出しを行な
うことができ、したがって。
容量をもつシリアルアクセス機能のメモリを用いて、2
フィールドの映像信号の順次書込みと同時読出しを行な
うことができ、したがって。
メモリとしては、従来のアドレス発生回路内蔵のものを
用いることができ、しかも、メモリ容量としては必要最
小限度の2フィールドですむこと番こなり、メモリを有
効に利用できてかつ回路規模の増大化を避けることがで
きるという優れた効果が得られる。
用いることができ、しかも、メモリ容量としては必要最
小限度の2フィールドですむこと番こなり、メモリを有
効に利用できてかつ回路規模の増大化を避けることがで
きるという優れた効果が得られる。
第1図は本発明による画像メモリ装置の一実施例を示す
ブロック図、第2図は第1図iこおけるビット数変換回
路の一具体例を示すブロック図、第3図(a)。(b)
、 (c)は第1図に示した実施例を動作を示すタイ
ミングチャート、第4図(、)は画面での水平走査線の
配置図、同図(blは第1図におけるメモリでの各水平
走査線のサンプルデータの書込み状態を示す模式図、第
5図は本発明による画像メモリ装置の他の実施例を示す
要部ブロック図、第6図はその動作を示すタイミングチ
ャート、第7図は色差線順次信号の同時化回路の一例を
示すブロック図、第8図はその動作説明図、第9図〜第
12図は本発明による画像メモリ装置のさらに他の実施
例を示すものであって、第9図は色差線順次色信号に色
判別情報を付加する手段を示すブロック図、第10図は
インターレース方式色差線順次信号の同時化回路を示す
ブロック図、第11図はノンインターレース方式色差線
順次信号の同時化回路を示すブロック図、第12図は第
11図の同時化回路の動作説明図であり、第13図は本
発明による画像メモリ装置のさら−こ他の実施例を示す
要部ブロック図である。 15・・・A / D変換器 16・・・ビット数
変換回路17・・・メモリ 18・・・ビッ
ト数変換回路33・・・パルス発生回ff134・・・
マルチプレクサ34′・・・スイッチ 35 、36・・・D型フリップフロップ回路37・・
・アンドゲート あ・・・加算器39・・・ラッチ
回路 第3図 (Q、) メモリl、7 L、S
、L b+、+ +、tL
12H第3図(の ス6.チ2Gの出力 t+ (LL bI
IaJ+++、 1. L +、z<b) 第5図 第6図 メ登ノ1唄力 第′7図 第8図
ブロック図、第2図は第1図iこおけるビット数変換回
路の一具体例を示すブロック図、第3図(a)。(b)
、 (c)は第1図に示した実施例を動作を示すタイ
ミングチャート、第4図(、)は画面での水平走査線の
配置図、同図(blは第1図におけるメモリでの各水平
走査線のサンプルデータの書込み状態を示す模式図、第
5図は本発明による画像メモリ装置の他の実施例を示す
要部ブロック図、第6図はその動作を示すタイミングチ
ャート、第7図は色差線順次信号の同時化回路の一例を
示すブロック図、第8図はその動作説明図、第9図〜第
12図は本発明による画像メモリ装置のさらに他の実施
例を示すものであって、第9図は色差線順次色信号に色
判別情報を付加する手段を示すブロック図、第10図は
インターレース方式色差線順次信号の同時化回路を示す
ブロック図、第11図はノンインターレース方式色差線
順次信号の同時化回路を示すブロック図、第12図は第
11図の同時化回路の動作説明図であり、第13図は本
発明による画像メモリ装置のさら−こ他の実施例を示す
要部ブロック図である。 15・・・A / D変換器 16・・・ビット数
変換回路17・・・メモリ 18・・・ビッ
ト数変換回路33・・・パルス発生回ff134・・・
マルチプレクサ34′・・・スイッチ 35 、36・・・D型フリップフロップ回路37・・
・アンドゲート あ・・・加算器39・・・ラッチ
回路 第3図 (Q、) メモリl、7 L、S
、L b+、+ +、tL
12H第3図(の ス6.チ2Gの出力 t+ (LL bI
IaJ+++、 1. L +、z<b) 第5図 第6図 メ登ノ1唄力 第′7図 第8図
Claims (1)
- 1、2フィールド分の記憶容量を有し、かつアドレスを
順番に指定して第1、第2フィールドのディジタル化さ
れた映像信号の書込み、読出しを行なう画像メモリを備
えた画像メモリ装置において、ディジタル化された該映
像信号の各サンプルデータはn(但し、nは1以上の整
数)個のシリアルなデータからなり、該サンプルデータ
毎に画像メモリの書込みアドレスを連続するn個ずつ割
り当てるとともに、第1フィールドと第2フィールドと
で該サンプルデータが交互に配列されるように該第1、
第2のフィールドの映像信号を該画像メモリに書き込む
手段と、アドレスを順番に指定して該第1、第2のフィ
ールドのサンプルデータを該画像メモリから読み出す手
段とを設けたことを特徴とする画像メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091344A JPH01264389A (ja) | 1988-04-15 | 1988-04-15 | 画像メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091344A JPH01264389A (ja) | 1988-04-15 | 1988-04-15 | 画像メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01264389A true JPH01264389A (ja) | 1989-10-20 |
Family
ID=14023805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63091344A Pending JPH01264389A (ja) | 1988-04-15 | 1988-04-15 | 画像メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01264389A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717441A (en) * | 1995-05-02 | 1998-02-10 | Matsushita Electric Ind. | Picture data memory with high access efficiency in detecting motion vectors, a motion vector detection circuit provided with the picture data memory, and an address conversion circuit |
-
1988
- 1988-04-15 JP JP63091344A patent/JPH01264389A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717441A (en) * | 1995-05-02 | 1998-02-10 | Matsushita Electric Ind. | Picture data memory with high access efficiency in detecting motion vectors, a motion vector detection circuit provided with the picture data memory, and an address conversion circuit |
US5828423A (en) * | 1995-05-02 | 1998-10-27 | Matsushita Electric Industrial Co., Ltd. | Motion vector detection circuit provided with the picture data memory |
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