JPH01261014A - Digital signal processing circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、種々の構成のディジタルフィルタ。[Detailed description of the invention] [Industrial application field] This invention relates to digital filters with various configurations.
マトリックス回路等に対応することが可能なディジタル
信号処理回路に関する。The present invention relates to a digital signal processing circuit that is compatible with matrix circuits and the like.
〔発明の概要）
この発明は、７個或いは８個のタップを有するＦＩＲユ
ニットをｍ個有し、複数の入力信号側及び複数の出力信
号側とＦＩＲユニットとの間の接続関係かセレクタによ
り、切り替えることにより、種々の用途に使用できるデ
ィジタル信号処理回路である。[Summary of the Invention] This invention has m FIR units each having 7 or 8 taps, and the connections between the FIR units and a plurality of input signal sides and a plurality of output signal sides are determined by a selector. This is a digital signal processing circuit that can be used for various purposes by switching.
従来のディジタルフィルタとして、プログラマブルなも
のが知られている。この従来のプログラマブルディジタ
ルフィルタは、ソフトウェアにより係数とか、段数等が
プログラムできるものであった。Programmable filters are known as conventional digital filters. In this conventional programmable digital filter, coefficients, number of stages, etc. can be programmed by software.
しかしながら、ディジタルフィルタには、１次元、２次
元、補間、間引き等の種々の構成があり、係数の書き替
えといったソフトウェア的な処理では、ハードウェアの
使用効率が悪かったり、対応が不可能な問題があった。However, digital filters have various configurations such as one-dimensional, two-dimensional, interpolation, thinning, etc., and software processing such as rewriting coefficients may result in inefficient use of hardware or problems that cannot be addressed. was there.
従って、この発明は、様々な用途に対応することができ
るディジタル信号処理回路を提供することにある。Therefore, an object of the present invention is to provide a digital signal processing circuit that can be used for various purposes.
この発明では、ｎ個の乗算信号の入力端子と、第１及び
第２の加算信号入力端子ＴＩ、Ｔ４と、第１及び第２の
加算信号出力端子Ｔ３．Ｔ２と、係数入力端子Ｔ５と、
係数入力端子Ｔ５を介して供給される係数とｎ個の乗算
信号とを乗算するｎ個の乗算回路Ｍ１〜Ｍ４と、係数出
力端子Ｔ６と、乗算回路Ｍ１〜Ｍ４の出力信号をｎ個ず
つ加算する２ｎ個の加算回路Ａ１へ八８とからなるＦＩ
Ｒユニット１２．３．４をｍ個有し、
一つのＦＩＲユニットの第１の加算信号出力端子Ｔ３と
他のＦＩＲユニットの第１の加算信号入力端子Ｔｌとが
第１のセレクタＳ８を介して接続されると共に、一つの
ＦＩＲユニットの第２の加算信号出力端子Ｔ２と他のＦ
ｌ−Ｒユニットの第２の加算信号入力端子Ｔ４とが第２
のセレクタＳ９を介して接続され、
一つのＦＩＲユニットの係数出力端子Ｔ６と他のＦＩＲ
ユニットの係数入力端子Ｔ５とが接続され、
ｎ個の入力信号側と（ｎ×ｍ）個の乗算信号の入力側５
〜８との間に複数個の第３のセレクタ３４〜Ｓ７が設け
られ、
ｍ個のＦＩＲユニット１〜４の夫々の第１の加算信号出
力端子Ｔ３と第２の加算信号出力端子Ｔ２とが第４のセ
レクタＳＩＯの入力側に接続され、第４のセレクタＳＩ
Ｏの出力信号が第５のセレクタＳｌｌにより選択的に加
算されて出力信号側１５〜１８に導かれ、
第１〜第５のセレクタが制御されると共に、係数入力端
子Ｔ５及び係数出力端子Ｔ６を通じて所望の係数が与え
られる。In this invention, n multiplication signal input terminals, first and second addition signal input terminals TI, T4, first and second addition signal output terminals T3. T2, a coefficient input terminal T5,
n multiplier circuits M1 to M4 that multiply the coefficient supplied via the coefficient input terminal T5 and n multiplier signals, the coefficient output terminal T6, and the output signals of the multiplier circuits M1 to M4 are added by n each. An FI consisting of 2n adder circuits A1 and 88
It has m R units 12.3.4, and the first addition signal output terminal T3 of one FIR unit and the first addition signal input terminal Tl of the other FIR unit are connected via the first selector S8. and the second addition signal output terminal T2 of one FIR unit and the other F
The second addition signal input terminal T4 of the l-R unit is
is connected via the selector S9 of one FIR unit to the coefficient output terminal T6 of one FIR unit and the other FIR unit.
The coefficient input terminal T5 of the unit is connected to the n input signal side and the input side 5 of (n×m) multiplication signals.
A plurality of third selectors 34 to S7 are provided between the m FIR units 1 to 8, and the first addition signal output terminal T3 and the second addition signal output terminal T2 of each of the m FIR units 1 to 4 are connected to each other. connected to the input side of the fourth selector SIO;
The output signals of O are selectively added by the fifth selector Sll and guided to the output signal sides 15 to 18, and the first to fifth selectors are controlled, and the output signals are added through the coefficient input terminal T5 and the coefficient output terminal T6. The desired coefficients are given.
ｍ個例えば４個のＦＩＲニー’−７ト１，２，３゜４が
使用される。各ＦＩＲユニットは、乗算回路Ｍ１〜Ｍ４
と加算回路Ａｔ−Ａ３とからなる積和演算回路を有し、
ＦＩＲユニット自身で７タツプ或いは８タツプのＦＩＲ
型のディジタルフィルタが構成される。第１のセレクタ
Ｓ８及び第２のセレクタＳ９により、ＦＩＲユニット１
〜４の相互の接話が制御され、ディジタルフィルタのタ
ップ数の設定がなされる。これに伴い、ＦＩＲユニット
１〜４に対する乗算入力信号の供給とＦＩＲユニットの
出力信号の取り出しとが第３のセレクタ８４〜Ｓ７と第
４のセレクタ３１０とにより制御される。また、各ＦＩ
Ｒユニットの出力信号同士が第５のセレクタＳｌｌによ
り、選択的に加算される。m, for example four FIR knees 1, 2, 3°4, are used. Each FIR unit has multiplication circuits M1 to M4
and an adder circuit At-A3,
7 tap or 8 tap FIR with the FIR unit itself
A type of digital filter is constructed. The first selector S8 and the second selector S9 select the FIR unit 1.
-4 mutual contact is controlled, and the number of taps of the digital filter is set. Accordingly, the supply of multiplication input signals to the FIR units 1 to 4 and the extraction of output signals from the FIR units are controlled by the third selectors 84 to S7 and the fourth selector 310. Also, each FI
The output signals of the R units are selectively added together by the fifth selector Sll.
これらの第１のセレクター第５のセレクタの状態を制御
することにより、所望のタップ数のフィルタ、１次元或
いは２次元フィルタ、補間フィルタ、間引きフィルタ、
マトリックス回路等が実現される。By controlling the states of these first and fifth selectors, a filter with a desired number of taps, a one-dimensional or two-dimensional filter, an interpolation filter, a thinning filter,
A matrix circuit etc. is realized.
以下、この発明の一実施例について、図面を参照して説
明する。この説明は、下記の順序に従ってなされる。An embodiment of the present invention will be described below with reference to the drawings. This description is given in the following order.
ａ、ＦＩＲユニット ｂ、一実施例の構成 Ｃ１応用例 ａ、ＦＩＲユニット 第１図は、この一実施例の全体の構成を示す。a. FIR unit b. Configuration of one embodiment C1 application example a. FIR unit FIG. 1 shows the overall configuration of this embodiment.
−第１図において、１，２，３．４は、夫々ＦＩＲユニ
ットを示す。これらのＦＩＲユニットは、ＬＳＩ化され
ており、第２図に示す構成とされている。- In FIG. 1, 1, 2, 3.4 indicate FIR units, respectively. These FIR units are made into LSI and have the configuration shown in FIG. 2.
第２図において、Ｍ１〜Ｍ４が乗算回路を示し、Ａ１〜
Ａ８が加算回路を示し、Ｒがレジスタを示す。第１の加
算信号入力端子ＴＩと第１の加算信号出力端子Ｔ３との
間に、加算回路Ａ１〜Ａ４がレジスタＲを介して縦続接
続される。この場合、セレクタＳＯが設けられ、４個の
加算回路の出力信号１１と３個の加算回路の出力信号Ｉ
２とがセレクタＳＯにより選択的に出力端子Ｔ３に取り
出される。第２の加算信号入力端子Ｔ４と第２の加算信
号出力端子Ｔ２との間に同様に、加算回路Ａ５〜八８が
レジスタＲを介して接続される。In FIG. 2, M1 to M4 indicate multiplier circuits, and A1 to
A8 indicates an adder circuit, and R indicates a register. Addition circuits A1 to A4 are cascade-connected via registers R between the first addition signal input terminal TI and the first addition signal output terminal T3. In this case, a selector SO is provided, and the output signals 11 of the four adder circuits and the output signals I of the three adder circuits are
2 is selectively taken out to the output terminal T3 by the selector SO. Similarly, adder circuits A5 to A88 are connected via registers R between the second addition signal input terminal T4 and the second addition signal output terminal T2.
加算回路Ａ１−八８には、夫々乗算回路Ｍｌ〜Ｍ４の出
力信号が供給される０乗算回路Ｍ１〜Ｍ４には、乗算信
号と各レジスタＲに保持されている係数とが供給される
。加算回路Ａ１〜Ａ４の組と加算回路Ａ５〜Ａ８の組み
とに対して、乗算回路Ｍ１〜Ｍ４を共通に設けているの
は、係数が対称の場合に乗算回路の個数を半減するため
である。Addition circuits A1-88 are supplied with the output signals of multiplication circuits M1-M4, respectively. Zero multiplication circuits M1-M4 are supplied with multiplication signals and coefficients held in each register R. The reason why the multiplier circuits M1 to M4 are provided in common to the set of adder circuits A1 to A4 and the set of adder circuits A5 to A8 is to reduce the number of multiplier circuits by half when the coefficients are symmetrical. .
第５で示す係数入力端子と第６で示す係数出力端子との
間に、レジスタが縦続接続され、シフトレジスタが構成
される。Registers are connected in cascade between the coefficient input terminal indicated by 5th and the coefficient output terminal indicated by 6th, thereby forming a shift register.
一例として、加算信号入力端子Ｔ１及び第４には、１８
ビツトのデータが供給され、係数としてｌＯビットのデ
ータが供給され、乗算回路Ｍｌ〜Ｍ４の出力信号が１５
ビツトのデータとされている。As an example, the addition signal input terminal T1 and the fourth
Bit data is supplied, lO bit data is supplied as a coefficient, and the output signals of the multiplier circuits M1 to M4 are 15
It is said to be bit data.
上述のＦＩＲユニット１〜４は、それ自身で基本的に７
タツプ或いは８タツプの転置型のディジタルフィルタを
構成する。このＦＩＲユニット１〜４の夫々は、第３図
に示す積和回路が縦続接続されたものである。積和回路
は、（ＡＸＢ＋Ｃ）の演算を行う。The FIR units 1 to 4 mentioned above are basically 7 by themselves.
A tap or 8-tap transposed digital filter is constructed. Each of the FIR units 1 to 4 is a product-sum circuit shown in FIG. 3 connected in cascade. The product-sum circuit performs the calculation (AXB+C).
ｂ、一実施例の構成
第１図において、５，６．７．８は、入力ボートを夫々
示す。入力ボート５が入力信号バスＬＬと接続される。b. Configuration of one embodiment In FIG. 1, 5, 6, 7, and 8 indicate input ports, respectively. Input port 5 is connected to input signal bus LL.
入力ポートロからの入力信号及びこの入力信号をレジス
タＲで遅延した信号とがセレクタＳ１に供給され、セレ
クタＳ１の出力信号が入力信号バスＬ２に供給される。An input signal from the input port and a signal obtained by delaying this input signal in register R are supplied to selector S1, and an output signal of selector S1 is supplied to input signal bus L2.
入力ポードアからの入力信号及びこの入力信号を２段の
レジスタＲで遅延した信号とがセレクタＳ２に供給され
、セレクタＳ２の出力信号が入力信号バスＬ３に供給さ
れる０人力ボート８からの人力信号及びこの入力信号を
３段のレジスタＲで遅延した信号とがセレクタＳ３に供
給され、セレクタＳ３の出力信号が入力信号バスＬ４に
供給される。The input signal from the input port door and the signal delayed by the two-stage register R are supplied to the selector S2, and the output signal of the selector S2 is supplied to the input signal bus L3.A human-powered signal from the zero-powered boat 8 A signal obtained by delaying this input signal by three stages of registers R is supplied to a selector S3, and an output signal of the selector S3 is supplied to an input signal bus L4.
入力信号バスＬ１〜Ｌ４とＦＩＲユニット１〜４の夫々
の乗算信号入力端子との間に、入力信号バスＬ１〜Ｌ４
を選択的に乗算信号入力端子に接続するためのセレクタ
Ｓ４，３５．Ｓ６．Ｓ７が設けられている０乗算信号入
力は、例えば１０ビツトである。Input signal buses L1 to L4 are connected between the input signal buses L1 to L4 and the multiplication signal input terminals of the FIR units 1 to 4, respectively.
Selectors S4, 35 . S6. The zero multiplication signal input provided with S7 is, for example, 10 bits.
ＦＩＲユニット１の係数入力端子Ｔ５には、係数入力ボ
ート９が接続され、係数が入力ボート９から供給される
。ＦＩＲユニット１の係数出力端子Ｔ６がＦＩＲユニッ
ト２の係数入力端子Ｔ５に接続され、ＦＩＲユニット２
の係数出力端子Ｔ６がＦＩＲユニット３の係数入力端子
Ｔ５に接続され、ＦＩＲユニット３の係数出力端子Ｔ６
がＦＩＲユニット４の係数入力端子Ｔ５に接続される。A coefficient input port 9 is connected to the coefficient input terminal T5 of the FIR unit 1, and coefficients are supplied from the input port 9. Coefficient output terminal T6 of FIR unit 1 is connected to coefficient input terminal T5 of FIR unit 2, and FIR unit 2
The coefficient output terminal T6 of is connected to the coefficient input terminal T5 of the FIR unit 3, and the coefficient output terminal T6 of the FIR unit 3 is connected to the coefficient input terminal T5 of the FIR unit 3.
is connected to the coefficient input terminal T5 of the FIR unit 4.
従って、ＦＩＲユニット１〜４の夫々の係数は、係数入
力ボート９から与えることができる。Therefore, the coefficients of each of the FIR units 1 to 4 can be provided from the coefficient input port 9.
ＦＩＲユニット１〜４の夫々の第１の加算信号入力端子
には、セレクタＳ８を介された信号が供給される。セレ
クタＳ８の一方の入力は、ゼロデータ（接地レベル）と
され、セレクタＳ８の他方の入力は、前段のＦＩＲユニ
ットの加算信号出力端子Ｔ３からの信号とされる。ＦＩ
Ｒユニット１〜４の夫々の第２の加算信号入力端子には
、セレクタＳ９を介された信号が供給される。セレクタ
Ｓ９の第１の入力は、自分自身の第１の加算信号出力端
子Ｔ３からの信号とされ、セレクタＳ９の第２の入力は
、次段の第２の加算信号出力端子Ｔ２からの信号とされ
、セレクタＳ９の第３の入力は、ゼロデータ（接地レベ
ル）とされる。A signal passed through a selector S8 is supplied to the first addition signal input terminal of each of the FIR units 1 to 4. One input of the selector S8 is set to zero data (ground level), and the other input of the selector S8 is set to a signal from the addition signal output terminal T3 of the preceding FIR unit. FI
A signal passed through a selector S9 is supplied to the second addition signal input terminal of each of the R units 1 to 4. The first input of the selector S9 is a signal from its own first addition signal output terminal T3, and the second input of the selector S9 is a signal from the second addition signal output terminal T2 of the next stage. The third input of selector S9 is set to zero data (ground level).
ＦＩＲユニット１〜４の夫々の第１の加算信号出力端子
Ｔ３と第２の加算信号出力端子Ｔ２とがセレクタ３１０
の入力端子に接続される。セレクタＳＩＯの出力信号が
加算回路１０，１１，１２゜１３に供給される。これら
の加算回路１０〜１３には、セレクタＳｌｌ、Ｓ１２．
Ｓ１３．Ｓ１４の出力信号が供給される。セレクタ５ｌ
ｌ−３１４により、セレクタＳ１０の出力信号が選択的
に加算される。加算回路１０〜１３の夫々の出力信号が
出力ボート１５，１６，１７．１８に夫々取り出される
。The first addition signal output terminal T3 and the second addition signal output terminal T2 of each of the FIR units 1 to 4 are connected to the selector 310.
connected to the input terminal of The output signal of selector SIO is supplied to adder circuits 10, 11, 12 and 13. These adder circuits 10 to 13 include selectors Sll, S12 .
S13. The output signal of S14 is supplied. selector 5l
l-314 selectively adds the output signal of selector S10. Output signals from adder circuits 10-13 are taken out to output ports 15, 16, 17, and 18, respectively.
上述のセレクタＳＯ〜Ｓ１４は、図示せずも、スイッチ
ングボックスにより制御される。セレクタＳＯ〜Ｓ１４
の状態を制御することにより、以下に述べる種々の型の
ディジタルフィルタが構成される。The above-mentioned selectors SO to S14 are controlled by a switching box (not shown). Selector SO~S14
By controlling the state of , various types of digital filters described below are constructed.
Ｃ６応用例
第４図は、１次元の３１タツプ、ＦＩＲディジタルフィ
ルタを構成した例である。セレクタＳＯ〜Ｓ１４の状態
は、下記の通りである。C6 Application Example FIG. 4 is an example of a one-dimensional 31-tap FIR digital filter. The states of selectors SO to S14 are as follows.
ＦＩＲユニット１〜４の夫々のセレクタ３４〜Ｓ７が入
力信号バスＬｌを選択する。従って、ＦＩＲユニット１
〜４の乗算入力端子には、人力ボート５からの信号が供
給される。Selectors 34-S7 of FIR units 1-4 select input signal bus Ll. Therefore, FIR unit 1
A signal from the human-powered boat 5 is supplied to the multiplication input terminals ˜4.
ＦＩＲユニット１のセレクタＳ８がゼロデータを選択し
、他のＦＩＲユニット２，３．４のセレクタＳ８が前段
のＦＩＲユニットの加算信号出力端子Ｔ３を選択する。Selector S8 of FIR unit 1 selects zero data, and selector S8 of other FIR units 2, 3.4 selects addition signal output terminal T3 of the preceding FIR unit.
ＦＩＲユニット４のセレクタＳ９が自分自身の加算信号
出力端子Ｔ３を選択する。ＦＩＲユニット１〜３のセレ
クタＳ９が次段の加算信号出力端子Ｔ２を選択する。Ｆ
ＩＲユニット１〜３のセレクタＳＯが信号■１を選択し
、ＦＩＲユニット４のセレクタＳＯが信号Ｉ２を選択す
る。従って、ＦＩＲユニット１，２．３が８タツプとな
り、ＦＩＲユニット４が７タツプとなり、計３１タップ
となる。The selector S9 of the FIR unit 4 selects its own addition signal output terminal T3. Selector S9 of FIR units 1 to 3 selects the addition signal output terminal T2 of the next stage. F
Selectors SO of IR units 1 to 3 select signal 1, and selector SO of FIR unit 4 selects signal I2. Therefore, FIR units 1, 2.3 have 8 taps, FIR unit 4 has 7 taps, and 31 taps in total.
セレクタＳＩＯがＦＩＲユニット１の加算信号出力端子
Ｔ２を選択し、セレクタ３１１がゼロデータを選択する
。出カポ−）１５から出力信号が取り出される。Selector SIO selects addition signal output terminal T2 of FIR unit 1, and selector 311 selects zero data. An output signal is taken out from the output capo 15.
入力信号をＸ （Ｚ）とし、出力信号をｙ （ｚ）とし
、伝達関数をＨ（Ｚ）とすると、第４図に示すディジタ
ルフィルタは、
Ｙ （Ｚ） −Ｈ（Ｚ） Ｘ （Ｚ）
の特性を有する。Assuming that the input signal is X (Z), the output signal is y (z), and the transfer function is H (Z), the digital filter shown in Figure 4 is: Y (Z) - H (Z) X (Z) It has the characteristics of
第５図は、１次元の１５タツプ、ＦＩＲディジタルフィ
ルタを二組構成した例である。セレクタ５ｏ−３１４の
状態は、下記の通りである。FIG. 5 shows an example of two sets of one-dimensional 15-tap FIR digital filters. The state of the selector 5o-314 is as follows.
ＦＩＲユニット１及び２の夫々のセレクタ３４〜Ｓ７が
入力信号バスＬ１を選択する。従って、ＦＩＲユニット
１及び２の乗算入力端子には、入力ボート５からの信号
が供給される。Selectors 34-S7 of FIR units 1 and 2 select input signal bus L1. Therefore, the multiplication input terminals of FIR units 1 and 2 are supplied with the signal from input port 5.
ＦＩＲユニット３及び４の夫々のセレクタ８４〜Ｓ７が
入力信号バスＬ３を選択する。従って、ＦＩＲユニット
３及び４の乗算入力端子には、入力ポードアからの信号
が供給される。Selectors 84-S7 of FIR units 3 and 4 select input signal bus L3. Therefore, the multiplication input terminals of FIR units 3 and 4 are supplied with signals from the input port doors.
ＦＩＲユニット１のセレクタＳ８及びＦＩＲユニット３
のセレクタＳ８がゼロデータを選択し、他のＦＩＲユニ
ット２及び４のセレクタＳ８が前段のＦＩＲユニットの
加算信号出力端子Ｔ３を選択する。Selector S8 of FIR unit 1 and FIR unit 3
Selector S8 of selects zero data, and selector S8 of other FIR units 2 and 4 selects addition signal output terminal T3 of the preceding FIR unit.
ＦＩＲユニット２及び４のセレクタＳ９が自分自身の加
算信号出力端子Ｔ３を選択する。ＦＩＲユニット１及び
３のセレクタＳ９が次段の加算信号出力端子Ｔ２を選択
する。ＦＩＲユニット１及び３のセレクタＳＯが信号１
１を選択し、ＦＩＲユニット２及び４のセレクタＳＯが
信号■２を選択する。従って、ＦＩＲユニットｌ及び３
が８タツプとなり、ＦＩＲユニット２及び４が７タツプ
となり、１５タツプが一対できる。Selector S9 of FIR units 2 and 4 selects its own addition signal output terminal T3. The selectors S9 of the FIR units 1 and 3 select the addition signal output terminal T2 of the next stage. Selector SO of FIR units 1 and 3 is signal 1
1 is selected, and selectors SO of FIR units 2 and 4 select signal 2. Therefore, FIR units l and 3
has 8 taps, and FIR units 2 and 4 have 7 taps, forming a pair of 15 taps.
セレクタＳｌＯがＦＩＲユニットｌ及び３の加算信号出
力端子Ｔ２を選択し、セレクタＳ１１及びＳ１３がゼロ
データを選択する。出力ボート１５及び１７から出力信
号が取り出される。Selector SlO selects the addition signal output terminal T2 of FIR units 1 and 3, and selectors S11 and S13 select zero data. Output signals are taken from output boats 15 and 17.
入力信号をＸ （Ｚ）とし、出力信号をＹ （Ｚ）とし
、伝達関数をＨ（Ｚ）とすると、第５図に示す一対の１
５タツプのディジタルフィルタの夫々は、
Ｙ （Ｚ） ＝Ｈ（Ｚ） Ｘ （Ｚ）
Ｈ（Ｚ）−Σ ａｉ Ｚ−” （ａｉ ＝
＝３−、）の特性を有する。Assuming that the input signal is X (Z), the output signal is Y (Z), and the transfer function is H (Z), the pair of 1s shown in Fig.
Each of the 5-tap digital filters is Y (Z) = H (Z) X (Z) H (Z) - Σ ai Z-" (ai =
=3-, ).
第６図は、１次元の７タツプ、ＦＩＲディジタルフィル
タを四組構成した例である。セレクタＳＯ〜Ｓ１４の状
態は、下記の通りである。FIG. 6 shows an example of four sets of one-dimensional seven-tap FIR digital filters. The states of selectors SO to S14 are as follows.
ＦＩＲユニットｌのセレクタ３４〜Ｓ７が入力信号バス
Ｌｌを選択する。従って、ＦＩＲユニット１の乗算入力
端子には、入力ボート５からの信号が供給される。Selectors 34-S7 of FIR unit l select input signal bus Ll. Therefore, the multiplication input terminal of the FIR unit 1 is supplied with the signal from the input port 5.
ＦＩＲユニット２のセレクタ８４〜Ｓ７が入力信号バス
Ｌ２を選択する。従って、ＦＩＲユニット２の乗算入力
端子には、入力ポートロからの信号が供給される。Selectors 84-S7 of FIR unit 2 select input signal bus L2. Therefore, the multiplication input terminal of the FIR unit 2 is supplied with the signal from the input port.
ＦＩＲユニット３のセレクタ８４〜Ｓ７が入力信号バス
Ｌ３を選択する。従って、ＦＩＲユニット３の乗算入力
端子には、入力ポードアからの信号が供給される。Selectors 84-S7 of FIR unit 3 select input signal bus L3. Therefore, the multiplication input terminal of the FIR unit 3 is supplied with the signal from the input port door.
ＦＩＲユニット４のセレクタ３４〜Ｓ７が入力信号バス
Ｌ４を選択する。従って、ＦＩＲユニット４０乗算入力
端子には、入力ボート８からの信号が供給される。Selectors 34-S7 of FIR unit 4 select input signal bus L4. The multiplication input terminal of the FIR unit 40 is therefore supplied with the signal from the input boat 8.
ＦＩＲユニット１〜４のセレクタＳ８がゼロデータを選
択する。Selector S8 of FIR units 1-4 selects zero data.
ＦＩＲユニット１〜４のセレクタＳ９が自分自身の加算
信号出力端子Ｔ３を選択する。ＦＩＲユニット１〜４の
セレクタＳＯが信号■２を選択する。従って、ＦＩＲユ
ニット１〜４が７タツプとり、７タツプのディジタルフ
ィルタが４＆ｕ構成される。Selector S9 of FIR units 1 to 4 selects its own addition signal output terminal T3. Selector SO of FIR units 1 to 4 selects signal 2. Therefore, FIR units 1 to 4 have 7 taps, and 7 tap digital filters are configured as 4&u.
セレクタＳＩＯがＦＩＲユニット１〜４の夫々の加算信
号出力端子Ｔ２を選択し、セレクタＳｔ１〜Ｓ１４がゼ
ロデータを選択する。出力ボート１５．１６，１７．１
８から出力信号が取り出される。Selector SIO selects the addition signal output terminal T2 of each of FIR units 1-4, and selectors St1-S14 select zero data. Output boat 15.16, 17.1
An output signal is taken from 8.
入力信号をＸ （Ｚ）とし、出力信号をＹ （Ｚ）とし
、伝達関数をＨ（Ｚ）とすると、第６図に示す７タツプ
のディジタルフィルタの夫々は、Ｙ （Ｚ） ＝Ｈ（Ｚ
） Ｘ （Ｚ）
Ｈ（Ｚ） ＝Σ ａｌ ｚ−！ （ａｉ ＝ａ−
，）ｉ箇−３
の特性を有する。Assuming that the input signal is X (Z), the output signal is Y (Z), and the transfer function is H (Z), each of the 7-tap digital filters shown in FIG.
) X (Z) H(Z) =Σ al z−! (ai = a-
,) has the characteristics of i-3.
第７図は、１次元の１６タツプ、ＦＩＲディジタルフィ
ルタ（直線位相でない）を構成した例である。セレクタ
ＳＯ〜３１４の状態は、下記の通りである。FIG. 7 shows an example of a one-dimensional 16-tap FIR digital filter (not linear phase). The states of the selectors SO~314 are as follows.
ＦＩＲユニット１〜４の夫々のセレクタ８４〜Ｓ７が人
力信号バスＬ１を選択する。従って、ＦＩＲユニット１
〜４の乗算入力端子には、入力ボート５からの信号が供
給される。Selectors 84-S7 of FIR units 1-4 select human signal bus L1. Therefore, FIR unit 1
A signal from the input port 5 is supplied to the multiplication input terminals .about.4.
ＦＩＲユニットｌのセレクタＳ８がゼロデータ１［し、
他のＦＩＲユニット２，３．４のセレクタＳ８が前段の
ＦＩＲユニットの加算信号出力端子Ｔ３を選択する。Ｆ
ＩＲユニット１〜４の夫々のセレクタＳＯが信号■１を
選択する。従って、ＦＩＲユニット１〜４の合計が１６
タツプとなる。Selector S8 of FIR unit l selects zero data 1 [and
The selector S8 of the other FIR units 2, 3.4 selects the addition signal output terminal T3 of the preceding FIR unit. F
Selector SO of each of IR units 1 to 4 selects signal (1). Therefore, the total of FIR units 1 to 4 is 16
It becomes a tap.
ＦＩＲユニット４の加算信号出力端子Ｔ３がセレクタ３
１０により選択される。セレクタＳ１４がゼロデータを
選択し、加算回路１３の出力信号が出力ボート１８に取
り出される。The addition signal output terminal T3 of the FIR unit 4 is the selector 3
10 is selected. Selector S14 selects zero data, and the output signal of adder circuit 13 is taken out to output port 18.
また、出力ボート１８に得られる出力信号と複素共役の
関係にある出力信号が出力ボート１５に得られる。この
ため、ＦＩＲユニット４のセレクタＳ９がゼロデータを
選択する。ＦＩＲユニット１〜３のセレクタＳ９が次段
の加算信号出力端子Ｔ２を選択する。ＦＩＲユニット１
〜４のセレクタＳＯが信号１１を選択する。従って、Ｆ
ＩＲユニット１〜４の合計が１６タツプとなる。Furthermore, an output signal having a complex conjugate relationship with the output signal obtained at the output port 18 is obtained at the output port 15. Therefore, the selector S9 of the FIR unit 4 selects zero data. Selector S9 of FIR units 1 to 3 selects the addition signal output terminal T2 of the next stage. FIR unit 1
Selector SO of ~4 selects signal 11. Therefore, F
The total number of IR units 1 to 4 is 16 taps.
セレクタ３１０がＦＩＲユニットｌの加算信号出力端子
Ｔ２を選択し、セレクタＳｌｌがゼロデータを選択する
。出力ボート１５から出力ボート１８に得られる出力信
号に対して複素共役の出力信号が取り出される。Selector 310 selects addition signal output terminal T2 of FIR unit 1, and selector Sll selects zero data. An output signal that is a complex conjugate of the output signal obtained from the output boat 15 to the output boat 18 is extracted.
入力信号をＸ （Ｚ）とし、出力信号をＹ （Ｚ）とし
、伝達関数をＨ（Ｚ）とすると、第７図に示すディジタ
ルフィルタは、
Ｙ （Ｚ） ＝Ｈ（Ｚ） Ｘ （Ｚ）
の特性を有する。Assuming that the input signal is X (Z), the output signal is Y (Z), and the transfer function is H (Z), the digital filter shown in Figure 7 is: Y (Z) = H (Z) X (Z) It has the characteristics of
上述の１次元ディジタルフィルタに限らず、この発明は
、２次元ディジタルフィルタにも適用できる。第８図は
、２次元の（７Ｘ７）タップのＦＩＲフィルタを構成し
た例である。The present invention is not limited to the one-dimensional digital filter described above, but can also be applied to two-dimensional digital filters. FIG. 8 shows an example of a two-dimensional (7×7) tap FIR filter.
２次元のディジタルフィルタを構成するために、入力端
子２０に対して、７個のライン遅延回路２１．２２，２
３，２４，２５．２６の縦続接続が結合される。ライン
遅延回路２３及び２４の接続点を中央のタップとして、
計７個のタップが導出される。両端のタップの出力信号
が加算回路２７に供給され、加算回路２７の出力信号が
入力ボート５に供給される。また、ライン遅延回路２１
及び２２の接続点とライン遅延回路２５及び２６の接続
点とから導出されたタップの出力信号が加算回路２８に
供給され、加算回路２８の出力信号が入力ポートロに供
給される。更に、ライン遅延回路２２及び２３の接続点
とライン遅延回路２４及び２５の接続点とから導出され
たタップの出力信号が加算回路２９に供給され、加算回
路２９の出力信号が入力ポードアに供給される。中央の
タップからの出力信号は、入力ポート８に供給される。To configure a two-dimensional digital filter, seven line delay circuits 21, 22, 2 are connected to the input terminal 20.
3, 24, 25, and 26 cascade connections are combined. With the connection point of the line delay circuits 23 and 24 as the central tap,
A total of 7 taps are derived. The output signals of the taps at both ends are supplied to the adder circuit 27, and the output signal of the adder circuit 27 is supplied to the input port 5. In addition, the line delay circuit 21
The output signals of the taps derived from the connection points of and 22 and the connection points of line delay circuits 25 and 26 are supplied to the adder circuit 28, and the output signal of the adder circuit 28 is supplied to the input port. Furthermore, the output signal of the tap derived from the connection point of the line delay circuits 22 and 23 and the connection point of the line delay circuits 24 and 25 is supplied to the adder circuit 29, and the output signal of the adder circuit 29 is supplied to the input port door. Ru. The output signal from the center tap is fed to input port 8.
上述のライン遅延回路２１〜２６と加算回路２７．２８
．２９とは、ＦＩＲユニット１〜４に対して外付けの回
路とされる。The above-mentioned line delay circuits 21 to 26 and adder circuits 27 and 28
．． 29 is a circuit externally attached to the FIR units 1 to 4.
人力ボート５〜８とＦＩＲユニット１〜４との接続関係
並びにＦＩＲユニット１〜４同士の接続関係は、第６閲
に示す１次元７タツプフイルタと同様とされている。The connection relationships between the human-powered boats 5-8 and the FIR units 1-4 as well as the connection relationships between the FIR units 1-4 are the same as in the one-dimensional 7-tap filter shown in the sixth review.
セレクタ３１０がＦＩＲユニット１〜４の加算信号出力
端子Ｔ２を選択し、セレクタＳＩＯからの信号が加算回
路１０，１１，１２．１３に供給される。セレクタＳ１
４がゼロデータを選択し、セレクタＳ１３が加算回路１
３の出力信号を選択し、セレクタ３１２が加算回路１２
の出力信号を選択し、セレクタＳｌｌが加算回路１１の
出力信号を選択する。ＦＩＲユニット１のセレクタＳ１
０の出力信号とセレクタＳｌｌの出力信号とが加算回路
１０で加算されて出力ポート１５に取り出される。Selector 310 selects addition signal output terminal T2 of FIR units 1 to 4, and the signal from selector SIO is supplied to addition circuits 10, 11, 12, and 13. Selector S1
4 selects zero data, selector S13 selects adder circuit 1
The selector 312 selects the output signal of the adder circuit 12.
selector Sll selects the output signal of adder circuit 11. Selector S1 of FIR unit 1
The output signal of 0 and the output signal of selector Sll are added by an adder circuit 10 and taken out to an output port 15.
上述の第８図に示す２次元ディジタルフィルタは、
Ｙ （Ｚｌ、Ｚｚ ） −〇 （Ｚ＋、Ｚｚ ） Ｘ
（Ｚ＋、Ｚｚ ）の特性を有する。The two-dimensional digital filter shown in FIG. 8 above is: Y (Zl, Zz) −〇 (Z+, Zz) X
It has the characteristics of (Z+, Zz).
第９図は、２次元の（３Ｘ１５）タップのＦＩＲフィル
タを構成した例である。FIG. 9 shows an example of a two-dimensional (3×15) tap FIR filter.
２次元のディジタルフィルタを構成するために、入力端
子２０に対して、２個のライン遅延回路３０及び３１の
縦続接続が結合される。ライン遅延回路３０及び３１の
接続点を中央のタップとして、計３個のタップが導出さ
れる。両端のタップの出力信号が加算回路３２に供給さ
れ、加算回路３２の出力信号が入力ポート５に供給され
る。また、中央のタップからの出力信号は、人力ポード
アに供給される。To configure a two-dimensional digital filter, a cascade connection of two line delay circuits 30 and 31 is coupled to the input terminal 20. A total of three taps are derived with the connection point of line delay circuits 30 and 31 as the center tap. The output signals of the taps at both ends are supplied to the adder circuit 32, and the output signal of the adder circuit 32 is supplied to the input port 5. The output signal from the center tap is also fed to the manual port door.
上述のライン遅延回路３０及び３１と加算回路３２とは
、ＦＩＲユニット１〜４に対して外付けの回路とされる
。The line delay circuits 30 and 31 and the adder circuit 32 described above are external circuits to the FIR units 1 to 4.
入力ボート５．７とＦＩＲユニット１〜４との接続関係
並びにＦＩＲユニット１〜４同士の接続関係は、第５図
に示す１次元１５タツプフイルタと同様とされている。The connection relationship between the input boat 5.7 and the FIR units 1 to 4 and the connection relationship between the FIR units 1 to 4 are similar to the one-dimensional 15-tap filter shown in FIG.
ＦＩＲユニットｌのセレクタＳｌ（Ｍ）（ＦＩＲユニッ
ト１の加算信号出力端子１゛２を選択し、ＦＩＲユニッ
ト２のセレクタＳＩＯがゼロデータを選択し、ＦＩＲユ
ニット３のセレクタＳＩＯがＦ［Ｒユニント３の加算信
号出力端子Ｔ２を選択する。Selector Sl (M) of FIR unit 1 (selects addition signal output terminal 1-2 of FIR unit 1, selector SIO of FIR unit 2 selects zero data, selector SIO of FIR unit 3 selects F[R unit 3 selects the addition signal output terminal T2.
ＦＩＲユニット１のセレクタＳＩＯの出力信号とセレク
タＳ１２を介されたＦＩＲユニット３のセレクタＳＩＯ
の出力信号とが加算回路１０に供給され、加算回路１０
の出力信号が出力ボート１５に取り出される。Output signal of selector SIO of FIR unit 1 and selector SIO of FIR unit 3 via selector S12
is supplied to the adder circuit 10, and the adder circuit 10
The output signal is taken out to the output port 15.
上述の第９図に示す２次元ディジタルフィルタは、
Ｙ （Ｚｌ、Ｚｚ ）＝）（（Ｚｌ、Ｚｚ ）Ｘ （Ｚ
ｌ、Ｚｚ ）Ｈ（Ｚｌ、Ｚｔ ） ＝Σ ΣａｉｊＺＩ
−ムＺ２匂五＊−ＩＪ鴎−７
の特性を有する。The two-dimensional digital filter shown in FIG.
l, Zz ) H (Zl, Zt ) = Σ ΣaijZI
-Mu Z2 Nougo*-IJ Ugu-7 It has the characteristics.
第１０図は、補間フィルタの実現例を示す。補間フィル
タは、第１１図Ａに示されるサンプリング位相がＯｏの
入力データから、第１１図Ｂに示される９０°、１８０
°、２７０’の夫々のサンプリング位相の内挿データを
形成する。FIG. 10 shows an example of implementation of the interpolation filter. The interpolation filter converts input data whose sampling phase is Oo shown in FIG. 11A to 90° and 180° shown in FIG. 11B.
270', respectively, to form interpolated data of sampling phases.
補間フィルタの場合におけるセレクタ５Ｏ−Ｓ１４の状
態は、下記の通りである。The states of the selectors 5O-S14 in the case of an interpolation filter are as follows.
ＦＩＲユニット１〜４の夫々のセレクタ５４〜Ｓ７が入
力信号バスＬ１を選択する。従って、ＦＩＲユニッ）１
〜４の乗算入力端子には、入力ポート５からの信号が供
給される。Selectors 54-S7 of FIR units 1-4 select input signal bus L1. Therefore, FIR unit)1
The signal from the input port 5 is supplied to the multiplication input terminals ˜4.
ＦＩＲユニット１のセレクタＳ８、ＦＩＲユニット３の
セレクタＳ８及びＦＩＲユニット４のセレクタＳ８がゼ
ロデータを選択し、ＦＩＲユニット２のセレクタＳ８が
前段のＦＩＲユニット１Φ加算信号出力端子Ｔ３を選択
する。Selector S8 of FIR unit 1, selector S8 of FIR unit 3, and selector S8 of FIR unit 4 select zero data, and selector S8 of FIR unit 2 selects the previous stage FIR unit 1Φ addition signal output terminal T3.
ＦＩＲユニット３及び４のセレクタＳ９が自分自身の加
算信号出力端子Ｔ３を選択する。ＦＩＲユニット１のセ
レクタＳ９が次段ＦＩＲユニット２の加算信号出力端子
Ｔ２を選択する。ＦＩＲユニットｌ、２．３のセレクタ
ＳＯが信号１１を選択し、ＦＩＲユニット４のセレクタ
ＳＯが信号１２を選択する。従って、ＦＩＲユニット１
及び２の半分が夫々４タツプとなり、ＦＩＲユニット３
が８タツプとなり、ＦＩＲユニット４が７タツプとなる
。Selector S9 of FIR units 3 and 4 selects its own addition signal output terminal T3. The selector S9 of the FIR unit 1 selects the addition signal output terminal T2 of the next stage FIR unit 2. Selector SO of FIR unit l, 2.3 selects signal 11 and selector SO of FIR unit 4 selects signal 12. Therefore, FIR unit 1
and half of 2 become 4 taps each, and FIR unit 3
has 8 taps, and FIR unit 4 has 7 taps.
ＦＩＲユニット１のセレクタＳＩＯがＦＩＲユニット１
の加算信号出力端子Ｔ２を選択し、セレクタＳｌｌがゼ
ロデータを選択する。このＦＩＲユニットｌのセレクタ
ＳＩＯの出力信号が２７０６の内挿データとして、出力
ボート１５に取り出される。Selector SIO of FIR unit 1 is FIR unit 1
selector Sll selects zero data. The output signal of the selector SIO of this FIR unit l is taken out to the output port 15 as 2706 interpolated data.
ＦＩＲユニット２のセレクタ３１０がＦＩＲユニット２
の加算信号出力端子Ｔ３を選択し、セレクタ３１１がゼ
ロデータを選択する。このＦＩＲユニット２のセレクタ
３１０の出力信号が９０゜の内挿データとして、出力ボ
ート１６に取り出される。Selector 310 of FIR unit 2
selector 311 selects zero data. The output signal of the selector 310 of the FIR unit 2 is taken out to the output port 16 as 90° interpolation data.
ＦＩＲユニット３のセレクタ３１０がＦＩＲユニット３
の加算信号出力端子Ｔ２を選択し、セレクタ３１１がゼ
ロデータを選択する。このＦＩＲユニット３のセレクタ
３１０の出力信号が１８０°の内挿データとして、出力
ボート１７に取り出される。Selector 310 of FIR unit 3
selector 311 selects zero data. The output signal of the selector 310 of the FIR unit 3 is taken out to the output port 17 as 180° interpolation data.
ＦＩＲユニット４のセレクタＳＩＯがＦＩＲユニット４
の加算信号出力端子Ｔ２を選択し、セレクタ３１１がゼ
ロデータを選択する。このＦＩＲユニット４のセレクタ
Ｓ１０の出力信号が００の内挿データとして、出力ボー
ト１８に取り出される。Selector SIO of FIR unit 4 is FIR unit 4
selector 311 selects zero data. The output signal of the selector S10 of the FIR unit 4 is taken out to the output port 18 as interpolated data of 00.
第１２図は、間引きフィルタの実現例を示す。FIG. 12 shows an implementation example of a thinning filter.
間引きフィルタは、第１３図Ａに示されるサンプリング
位相が０°、９０°、１８０＠、２７０”の夫々の入力
データから、第１３図Ｂに示される出力データを形成す
る。The decimation filter forms output data shown in FIG. 13B from input data whose sampling phases are 0°, 90°, 180@, and 270'' shown in FIG. 13A.
間引きフィルタの場合におけるセレクタＳＯ〜３１４の
状態は、下記の通りである。The state of selector SO~314 in the case of a thinning filter is as follows.
ＦＩＲユニットｌのセレクタ３４〜Ｓ７が入力信号バス
Ｌ１を選択する。従って、ＦＩＲユニットｌの乗算入力
端子には、入力ポート５からのサンプリング位相がＯｏ
の信号が供給される。同様に、ＦＩＲユニット２，３．
４の夫々のセレクタ３４〜Ｓ７が入力信号バスＬ２．Ｌ
３．Ｌ４を選択する。従って、ＦＩＲユニット２，３．
４の乗算入力端子には、入力ポートロ、７．８からのサ
ンプリング位相が夫々９０＠、１８０°、２７０°の信
号が供給される。Selectors 34-S7 of FIR unit 1 select input signal bus L1. Therefore, the sampling phase from input port 5 is input to the multiplication input terminal of FIR unit l.
signal is supplied. Similarly, FIR units 2, 3 .
Each of the selectors 34 to S7 of L2.4 is connected to the input signal bus L2.4. L
3. Select L4. Therefore, FIR units 2, 3.
The multiplication input terminal 4 is supplied with signals from the input port 7.8 whose sampling phases are 90@, 180°, and 270°, respectively.
ＦＩＲユニット１〜４の夫々のセレクタＳ８がゼロデー
タを選択する。Selector S8 of each of FIR units 1-4 selects zero data.
ＦＩＲユニット１〜４のセレクタＳＩＯが自分自身の加
算信号出力端子Ｔ３を選択する。ＦＩＲユニット１〜４
のセレクタＳＯが信号１１を選択する。従って、ＦＩＲ
ユニッＩ−１〜４の半分が夫々４タツプとなる。The selectors SIO of the FIR units 1 to 4 select their own addition signal output terminal T3. FIR unit 1~4
Selector SO selects signal 11. Therefore, the FIR
Half of units I-1 to I-4 each have 4 taps.
ＦＩＲユニット１〜４のセレクタＳＩＯの出力信号が加
算回路１０．１１．１２により加算され、加算回路１０
の出力信号が間引き出力として出力ポート１５に取り出
される。The output signals of selectors SIO of FIR units 1 to 4 are added by adder circuits 10, 11, and 12, and the adder circuit 10
The output signal is taken out to the output port 15 as a thinned out output.
この発明は、ディジタルフィルタに限らず、第１４図に
示すように、マトリックス回路を構成する場合に通用で
きる。The present invention is applicable not only to digital filters but also to configuring a matrix circuit as shown in FIG. 14.
マトリックス回路の場合におけるセレクタＳＯ〜Ｓ１４
の状態は、下記の通りである。Selectors SO to S14 in case of matrix circuit
The status of is as follows.
ＦＩＲユニット１〜４のセレクタＳ４が人力信号バスＬ
１を選択し、セレクタＳ５が入力信号バスＬ２を選択し
、セレクタＳ６が入力信号バスＬ３を選択し、セレクタ
Ｓ７が入力信号バスＬ４を選択する。従って、ＦＩＲユ
ニット１〜４の第１の乗算入力端子には、入力ポート５
からのデータが供給される。Selector S4 of FIR units 1 to 4 is human signal bus L
1, selector S5 selects input signal bus L2, selector S6 selects input signal bus L3, and selector S7 selects input signal bus L4. Therefore, the first multiplication input terminal of FIR units 1 to 4 includes input port 5.
Data is supplied from
また、セレクタＳ１が１段のレジスタを介されたデータ
を選択し、このセレクタＳ１の出力がＦＩＲユニット１
〜４の第２の乗算入力端子に供給される。セレクタＳ２
が２段のレジスタを介されたデータを選択し、このセレ
クタＳ２の出力がＦＩＲユニット１〜４の第３の乗算入
力端子に供給される。セレクタＳ３が３段のレジスタを
介されたデータを選択し、このセレクタＳ３の出力がＦ
ＩＲユニット１〜４の第４の乗算入力端子に供給される
。Also, the selector S1 selects the data passed through one stage of registers, and the output of this selector S1 is the FIR unit 1.
~4 second multiplication input terminals. Selector S2
selects the data passed through the two stages of registers, and the output of this selector S2 is supplied to the third multiplication input terminals of the FIR units 1-4. Selector S3 selects the data passed through three stages of registers, and the output of selector S3 is F.
It is supplied to the fourth multiplication input terminals of IR units 1-4.
ＦＩＲユニット１〜４の夫々のセレクタＳ８がゼロデー
タを選択する。Selector S8 of each of FIR units 1-4 selects zero data.
ＦＩＲユニット１〜４のセレクタＳＩＯが自分自身の加
算信号出力端子Ｔ３を選択する。ＦＩＲユニット１〜４
のセレクタＳＯが信号１１を選択する。従って、ＦＩＲ
ユニッ＋−１〜４の半分が夫々４タツプとなる。The selectors SIO of the FIR units 1 to 4 select their own addition signal output terminal T3. FIR unit 1~4
Selector SO selects signal 11. Therefore, the FIR
Half of units +-1 to 4 are 4 taps each.
ＦＩＲユニット１〜４のセレクタ３１０の出力信号が出
力ポート１５，１６，１７．１８の夫々に取り出される
。Output signals of selectors 310 of FIR units 1 to 4 are taken out to output ports 15, 16, 17, and 18, respectively.
上述のマトリックス回路は、入力ポート５〜８の夫々に
供給される入力データＸ（１）、Ｘ（２）、Ｘ （３）
、Ｘ （４）からなる４行１列のマトリックスを（Ｘ）
とし、１６個の係数データからなる４行４列のマトリッ
クスを（Ａ）とし、出カポ−）１５，１６，１７．１８
の夫々に取り出される出力データＢ （１）、 Ｂ
（２）、 Ｂ （３）。The above matrix circuit has input data X(1), X(2), X(3) supplied to input ports 5 to 8, respectively.
,X (4)
Let (A) be a matrix of 4 rows and 4 columns consisting of 16 coefficient data, and output capo) 15, 16, 17.18
Output data B (1), B
(2), B (3).
Ｂ（４）からなる４行１列のマトリックスを［Ｂ〕とす
ると、下記のマトリックス演算を行う。Assuming that a matrix of 4 rows and 1 column consisting of B(4) is [B], the following matrix operation is performed.
なお、この発明は、以上の応用例に限らず、種々のディ
ジタルフィルタ或いは演算回路をセレクタの状態の制御
により実現することができる。Note that the present invention is not limited to the above application example, and various digital filters or arithmetic circuits can be realized by controlling the state of the selector.
この発明に依れば、係数の変更を可能とされたディジタ
ル信号処理回路に比して、より多くの応用が可能なディ
ジタル信号処理回路を実現することができ、個別の回路
の設計、ＬＳＩ化が不要となる。According to this invention, it is possible to realize a digital signal processing circuit that can be applied in more ways than a digital signal processing circuit in which coefficients can be changed. becomes unnecessary.
第１図はこの発明の一実施例のブロック図、第２図はＦ
ＩＲユニットのブロック図、第３図はＦＩＲユニットを
構成する積和回路のブロック図、第４図はこの発明の応
用例である１次元３１タツプＦＩＲフイルタのブロック
図、第５図はこの発明の応用例である１次元１５タツプ
ＦＩＲフイルタのブロック図、第６図はこの発明の応用
例である１次元７タツプＦＩＲフイルタのブロック図、
第７図はこの発明の応用例である１次元１６タツプＦＩ
Ｒフイルタのブロック図、第８図はこの発明の応用例で
ある２次元（７Ｘ７）タップＦＩＲフィルタのブロック
図、第９図はこの発明の応用例である２次元（３Ｘ１５
）タップＦＩＲフィルタのブロック図、第１０図はこの
発明の応用例である補間フィルタのブロック図、第１１
図は補間フィルタの説明に用いる路線図、第１２図はこ
の発明の応用例である間引きフィルタのブロック図、第
１３図は間引きフィルタの説明に用いる路線図、第１４
図はこの発明の応用例であるマトリックス回路のブロッ
ク図である。
図面における主要な符号の説明
Ｍｌ〜Ｍ４：乗算回路、Ａ１〜Ａ８：加算回路、Ｔｌ、
Ｔ４：加算信号入力端子、
Ｔ２．Ｔ３ ：加算信号出力端子、
ＳＯ〜Ｓ１４：セレクタ、Ｒ：レジスタ、１．２．３，
４：ＦＩＲユニット、
５．６，７，８：入力ボート、
１０．１１，１２．ｔａ：加算回路、
１５．１６，１７．１８：出力ポート。
代理人 弁理士 杉 浦 正 知
ＦＩＲユニ１．ト
Ｂ
才＃Ｊ口 １コ 寥）
第３図
１攻尤３ＩタソデＦＩＲ
第４図
Ｉンｆｉ、ｊｊ５タソ７’ＦＩＲＸ２
１ ｆｉＬ７ 夕”ｔフ’ＦＩＲＸ４
”３第６図
１ンにラヒ、１６り・ソフ’ＦＩＲ１８２とぐえバフｘ
７）り・ノアＦＩＲ
第８図
２ンに、ｊ（３Ｘ１５）９−ｙ７”ＦＩＲ第９図
孝ホ′蘭フィルタ
第１０図
第１１図
−６９ぢ１きフィルタ司勤イ乍
第１３図
第１２ｒＸｊFIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 3 is a block diagram of the product-sum circuit constituting the FIR unit. FIG. 4 is a block diagram of a one-dimensional 31-tap FIR filter that is an application example of the present invention. FIG. 6 is a block diagram of a one-dimensional 15-tap FIR filter, which is an application example of the present invention.
Figure 7 shows a one-dimensional 16-tap FI which is an application example of this invention.
FIG. 8 is a block diagram of a two-dimensional (7×7) tap FIR filter, which is an application example of this invention, and FIG. 9 is a block diagram of a two-dimensional (3×15) tap FIR filter, which is an application example of this invention.
) A block diagram of a tap FIR filter, FIG. 10 is a block diagram of an interpolation filter which is an application example of this invention, and FIG.
The figure is a route map used to explain the interpolation filter, Figure 12 is a block diagram of a thinning filter which is an application example of this invention, Figure 13 is a route map used to explain the thinning filter, and Figure 14 is a route diagram used to explain the thinning filter.
The figure is a block diagram of a matrix circuit which is an application example of the present invention. Explanation of main symbols in the drawings Ml to M4: Multiplier circuit, A1 to A8: Adder circuit, Tl,
T4: addition signal input terminal, T2. T3: Addition signal output terminal, SO~S14: Selector, R: Register, 1.2.3,
4: FIR unit, 5.6, 7, 8: input boat, 10.11, 12. ta: Adder circuit, 15.16, 17.18: Output port. Agent Patent Attorney Masaaki Sugiura FIR Uni 1. To B Sai # J mouth 1 ko) Figure 3 1 Attack 3 I Tasode FIR Figure 4 Infi, jj 5 Taso 7'FIRX2 1 fiL7 Even'tfu'FIRX4
``3 Figure 6 1n Rahi, 16ri Sofu'FIR182 Togue buff x
7) Ri-Noah FIR Figure 8 2, j (3X15) 9-y7'' FIR Figure 9 Takao filter Figure 10 Figure 11-69 12rXj
Claims (1)
入力端子と、第１及び第２の加算信号出力端子と、係数
入力端子と、上記係数入力端子を介して供給される係数
と上記ｎ個の乗算信号とを乗算するｎ個の乗算回路と、
係数出力端子と、上記乗算回路の出力信号をｎ個ずつ加
算する２ｎ個の加算回路とからなるＦＩＲユニットをｍ
個有し、一つのＦＩＲユニットの上記第１の加算信号出
力端子と他のＦＩＲユニットの上記第１の加算信号入力
端子とが第１のセレクタを介して接続されると共に、一
つのＦＩＲユニットの上記第２の加算信号出力端子と他
のＦＩＲユニットの上記第２の加算信号入力端子とが第
２のセレクタを介して接続され、 上記ＦＩＲユニット一つの係数出力端子と上記ＦＩＲユ
ニットの他の係数入力端子とが接続され、ｎ個の入力信
号側と上記（ｎ×ｍ）個の乗算信号の入力側との間に複
数個の第３のセレクタが設けられ、 上記ｍ個のＦＩＲユニットの夫々の上記第１の加算信号
出力端子と上記第２の加算信号出力端子とが第４のセレ
クタの入力側に接続され、 上記第４のセレクタの出力信号が第５のセレクタにより
選択的に加算されて出力信号側に導かれ、上記第１〜第
５のセレクタが制御されると共に、上記係数入力端子及
び上記係数出力端子を通じて所望の係数が与えられるこ
とを特徴とするディジタル信号処理回路。[Claims] An input terminal for n multiplication signals, first and second addition signal input terminals, first and second addition signal output terminals, a coefficient input terminal, and the coefficient input terminal. n multiplication circuits that multiply the coefficients supplied through the n multiplication signals;
m is an FIR unit consisting of a coefficient output terminal and 2n adder circuits that add n output signals of the multiplier circuits.
The first addition signal output terminal of one FIR unit and the first addition signal input terminal of another FIR unit are connected via a first selector, and the first addition signal input terminal of one FIR unit is connected via a first selector. The second addition signal output terminal and the second addition signal input terminal of another FIR unit are connected via a second selector, and the coefficient output terminal of one of the FIR units and the other coefficient of the FIR unit are connected. A plurality of third selectors are connected to the input terminals, and a plurality of third selectors are provided between the n input signal side and the input side of the (n×m) multiplication signals, and each of the m FIR units The first addition signal output terminal and the second addition signal output terminal of are connected to the input side of a fourth selector, and the output signal of the fourth selector is selectively added by a fifth selector. A digital signal processing circuit characterized in that the first to fifth selectors are controlled by the input signal and the desired coefficient is supplied through the coefficient input terminal and the coefficient output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090054A JP2884571B2 (en) | 1988-04-12 | 1988-04-12 | Digital signal processing circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63090054A JP2884571B2 (en) | 1988-04-12 | 1988-04-12 | Digital signal processing circuit |
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|---|---|
| JPH01261014A true JPH01261014A (en) | 1989-10-18 |
| JP2884571B2 JP2884571B2 (en) | 1999-04-19 |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069652A1 (en) * | 2005-12-16 | 2007-06-21 | Matsushita Electric Industrial Co., Ltd. | Digital filter |
| JP2016111593A (en) * | 2014-12-09 | 2016-06-20 | ローム株式会社 | Audio signal processing circuit, on-vehicle audio device, audio component device and electronic apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58162120A (en) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | Transversal filter |
| JPS6348079A (en) * | 1986-08-15 | 1988-02-29 | Hitachi Ltd | Semiconductor integrated circuit device |
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-
1988
- 1988-04-12 JP JP63090054A patent/JP2884571B2/en not_active Expired - Fee Related
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| US8356063B2 (en) | 2005-12-16 | 2013-01-15 | Panasonic Corporation | Reconfigurable digital filter |
| JP2016111593A (en) * | 2014-12-09 | 2016-06-20 | ローム株式会社 | Audio signal processing circuit, on-vehicle audio device, audio component device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2884571B2 (en) | 1999-04-19 |
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