JPH01253918A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH01253918A JPH01253918A JP63082663A JP8266388A JPH01253918A JP H01253918 A JPH01253918 A JP H01253918A JP 63082663 A JP63082663 A JP 63082663A JP 8266388 A JP8266388 A JP 8266388A JP H01253918 A JPH01253918 A JP H01253918A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造方法に係り、特にアライ
ンメントマークの形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming an alignment mark.
第２図（ａ）、（ｂ）は従来のアラインメントマークの
形成工程を説明する断面図である。この図において、１
１は半導体基板、１２はポジ型レジスト、１３はこのポ
ジ型レジスト１２の露光部、１４はソース・ドレイン金
属、１５はアラインメントマークである。FIGS. 2(a) and 2(b) are cross-sectional views illustrating a conventional alignment mark forming process. In this figure, 1
1 is a semiconductor substrate, 12 is a positive resist, 13 is an exposed portion of this positive resist 12, 14 is a source/drain metal, and 15 is an alignment mark.
次にアラインメントマーク１５およびソース・ドレイン
金属１４の形成工程について説明する。Next, the process of forming alignment mark 15 and source/drain metal 14 will be explained.
ＧａＡｓ等の半導体基板１１上にポジ型レジスト１２を
塗布し、ソース・ドレイン部およびマーク部を同時に露
光しく第２図（ａ））、現像後リフトオフによりソース
・ドレイン金属１４およびアラインメントマーク１５の
パターンを形成する（第２図（ｂ））。最後にシンタリ
ングを行い半導体基板１１とソース・ドレイン電極との
オーミックコンタクトを形成する。A positive resist 12 is applied onto a semiconductor substrate 11 made of GaAs or the like, and the source/drain portions and mark portions are simultaneously exposed to light (FIG. 2(a)). After development, the pattern of the source/drain metal 14 and alignment mark 15 is formed by lift-off. (Fig. 2(b)). Finally, sintering is performed to form ohmic contacts between the semiconductor substrate 11 and the source/drain electrodes.
上記のように従来の製造方法では、ソース・ドレイン金
属１４と同様の金属でアラインメントマーク１５が形成
されているため、シンタリングを行うと、これらの金属
が変形を受け、アラインメントマーク１５の表面および
エツジ部が荒れ、アラインメント精度が著しく悪化する
という問題点があった。As mentioned above, in the conventional manufacturing method, the alignment mark 15 is formed of the same metal as the source/drain metal 14, so when sintering is performed, these metals are deformed, and the surface of the alignment mark 15 and There was a problem in that the edges were rough and alignment accuracy was significantly deteriorated.
この発明は、上記のような問題点を解消するためになさ
れたもので、シンクリング時においてもマーク部が変形
を受けず、精度のよいアラインメントマークを形成する
ことを目的とする。The present invention was made to solve the above-mentioned problems, and it is an object of the present invention to form a highly accurate alignment mark in which the mark portion is not deformed even during syncling.
この発明に係る半導体装置の製造方法は、半導体基板上
にイメージリバースレジストを塗布する工程と、アライ
ンメントマーク部と金属パターン部を除く全面を露光し
、ベーキングを行う工程と、続いてアラインメントマー
ク部を露光し、現像を行い、半導体基板をエツチングし
てアラインメントマークを形成する工程と、残存したイ
メージリバースレジスト上と前記半導体基板上にポジ型
のレジストを塗布する工程と、前記金属パターン部を露
光現像する工程と、リフトオフ法により金属パターンを
形成する工程とを含むものである。A method for manufacturing a semiconductor device according to the present invention includes a step of applying an image reverse resist on a semiconductor substrate, a step of exposing and baking the entire surface except for an alignment mark portion and a metal pattern portion, and then a step of baking the entire surface except for an alignment mark portion and a metal pattern portion. A step of exposing, developing and etching the semiconductor substrate to form an alignment mark, a step of applying a positive resist on the remaining image reverse resist and the semiconductor substrate, and exposing and developing the metal pattern portion. The method includes a step of forming a metal pattern by a lift-off method.
この発明における半導体装置の製造方法においては、ア
ラインメントマークを半導体基板をエツチングすること
により形成するため、シンクリング時に変形することは
ない。In the method of manufacturing a semiconductor device according to the present invention, since the alignment mark is formed by etching the semiconductor substrate, it will not be deformed during sinking.
また、ソース・ドレインの金属パターンと、アラインメ
ントマークは同一のマスクにて形成するため、位置精度
も高く形成できる。Furthermore, since the source/drain metal patterns and the alignment marks are formed using the same mask, they can be formed with high positional accuracy.
以下、この発明の一実施例を第１図について説明する。 An embodiment of the present invention will be described below with reference to FIG.
第１図において、１は半導体基板、２はイメージリバー
ス（１，Ｒ）レジスト（例えばＡ２５２００ （ヘキス
ト社製：商品名））、３は第１の露光部、４は第２の露
光部、５はポジ型レジスト、６はソース・ドレイン電極
（金属パターン）、７はアラインメントマークである。In FIG. 1, 1 is a semiconductor substrate, 2 is an image reverse (1,R) resist (for example, A25200 (manufactured by Hoechst: trade name)), 3 is a first exposure section, 4 is a second exposure section, 5 6 is a positive resist, 6 is a source/drain electrode (metal pattern), and 7 is an alignment mark.
次に、第１図（ａ）〜（ｈ）によりアラインメントマー
クの形成工程を説明する。まず、ＧａＡｓ等の半導体基
板１上に１．Ｒレジスト２を塗布しく第１図（ａ））、
ソース・ドレイン部（金属パターン部）およびアライン
メントマーク部を除く全面を露光し、１１５℃で２分間
ベーキングを行うと第１の露光部３は現像液に不溶とな
る（第１図（ｂ）。次に、アラインメントマーク部であ
る第２の露光部４を露光する（第１図（Ｃ））。第２の
露光部４はベーキングを行っていないため、現像液（例
えばＮＭＤＷ （東京応化社製、ＡＺＭＩＦ３１３（ヘ
キスト社製））に溶解する。第２の露光部４を現像除去
した後、半導体基板１をエツチングし、アラインメント
マーク７を形成する（第１図（ｄ））。次に、全面を露
光し現像した後（第１図（ｅ））、ポジ型レジスト５を
塗布する（第１図（ｆ））。最後に、ソース・ドレイン
にあたる領域のポジ型レジスト５を、露光、現像の工程
を経て除去した後（第１図（ｇ））、リフトオフ法によ
りソース・ドレインとなる金属パターン６を形成する（
第１図（ｈ））。Next, the process of forming alignment marks will be explained with reference to FIGS. 1(a) to 1(h). First, 1. Applying R resist 2 (Fig. 1(a)),
When the entire surface except the source/drain part (metal pattern part) and the alignment mark part is exposed and baked at 115 DEG C. for 2 minutes, the first exposed part 3 becomes insoluble in the developer (FIG. 1(b)). Next, the second exposure area 4, which is the alignment mark area, is exposed (FIG. 1(C)).Since the second exposure area 4 is not baked, a developer (for example, NMDW (manufactured by Tokyo Ohka Co., Ltd.)) is used. , AZMIF313 (manufactured by Hoechst)).After developing and removing the second exposed portion 4, the semiconductor substrate 1 is etched to form alignment marks 7 (FIG. 1(d)).Next, the entire surface is etched. After exposing and developing (Fig. 1(e)), a positive resist 5 is applied (Fig. 1(f)).Finally, the positive resist 5 in the areas corresponding to the source and drain is exposed and developed. After removing through the process (FIG. 1(g)), metal patterns 6 that will become sources and drains are formed by a lift-off method (
Figure 1 (h)).
なお、上記実施例では半導体基板１にはＧａＡｓを用い
たが、その他のＳｉあるいはＩｎＰ等の半導体基板でも
よい。In the above embodiment, GaAs was used as the semiconductor substrate 1, but other semiconductor substrates such as Si or InP may be used.
また、上記実施例では、ソース・ドレイン工程でマーク
を形成する場合について述べたが、その他の工程、たと
えばゲート工程等で形成してもよい。Furthermore, in the above embodiments, the case where the marks are formed in the source/drain process has been described, but they may be formed in other processes, such as the gate process.
以上説明したように、この発明は、半導体基板上にイメ
ージリバースレジストを塗布する工程と、アラインメン
トマーク部と金属パターン部を除く全面を露光し、ベー
キングを行う工程と、続いてアラインメントマーク部を
露光し、現像を行い、半導体基板をエツチングしてアラ
インメントマークを形成する工程と、残存したイメージ
リバースレジストと半導体基板上にポジ型レジストを塗
布する工程と、金属パターン部を露光現像する工程と、
リフトオフ法により、金属パターンを形成する工程とを
含むので、シンタリング等の熱処埋をほどこしてもマー
ク部は変形することはない。As explained above, the present invention includes a process of applying an image reverse resist on a semiconductor substrate, a process of exposing and baking the entire surface except the alignment mark part and the metal pattern part, and then exposing the alignment mark part. a step of developing and etching the semiconductor substrate to form an alignment mark; a step of applying a positive resist on the remaining image reverse resist and the semiconductor substrate; and a step of exposing and developing the metal pattern portion.
Since the method includes a step of forming a metal pattern using a lift-off method, the mark portion will not be deformed even if heat treatment such as sintering is performed.
また、アラインメントマークとソース・ドレインの金属
パターンは、同一のマスクで形成されるため、アライン
メントマークの位置精度が高く形成できる効果がある。Furthermore, since the alignment mark and the source/drain metal patterns are formed using the same mask, there is an effect that the alignment mark can be formed with high positional accuracy.
第１図はこの発明の一実施例の工程を説明する断面図、
第２図は従来の工程を説明する断面図である。
図において、１は半導体基板、２は１．Ｒレジスト、３
は第１の露光部、４は第２の露光部、５はポジ型レジス
ト、６は金属パターン、７はアラインメントマークであ
る。
なお、各図中の同一符号は同一または相当部分を示す。
代理人 大 岩 増 雄 （外２名）第１図ゼの
１
７ アライ〉メシトマーク
第１図怜２
６ 金属パターン
第２図FIG. 1 is a sectional view illustrating the steps of an embodiment of the present invention;
FIG. 2 is a sectional view illustrating a conventional process. In the figure, 1 is a semiconductor substrate, 2 is 1. R resist, 3
4 is a first exposure portion, 4 is a second exposure portion, 5 is a positive resist, 6 is a metal pattern, and 7 is an alignment mark. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa (2 others) Figure 1 Ze no 1 7 Arai〉Meshito mark Figure 1 Rei 2 6 Metal pattern Figure 2
Claims (1)
を形成する工程において、前記半導体基板上にイメージ
リバースレジストを塗布する工程と、アラインメントマ
ーク部と金属パターン部を除く全面を露光し、ベーキン
グを行う工程と、続いて前記アラインメントマーク部を
露光し、現像を行い、前記半導体基板をエッチングして
アラインメントマークを形成する工程と、前記残存した
イメージリバースレジスト上および前記半導体基板上に
ポジ型レジストを塗布する工程と、前記金属パターン部
を露光現像する工程と、リフトオフ法により金属パター
ンを形成する工程とを含むことを特徴とする半導体装置
の製造方法。The step of forming a metal pattern and an alignment mark on a semiconductor substrate includes a step of applying an image reverse resist on the semiconductor substrate, a step of exposing the entire surface except the alignment mark portion and the metal pattern portion, and performing baking. a step of exposing the alignment mark portion to light, performing development, and etching the semiconductor substrate to form an alignment mark; a step of applying a positive resist on the remaining image reverse resist and the semiconductor substrate; A method for manufacturing a semiconductor device, comprising the steps of exposing and developing the metal pattern portion, and forming a metal pattern by a lift-off method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082663A JPH01253918A (en) | 1988-04-04 | 1988-04-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082663A JPH01253918A (en) | 1988-04-04 | 1988-04-04 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253918A true JPH01253918A (en) | 1989-10-11 |
Family
ID=13780675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082663A Pending JPH01253918A (en) | 1988-04-04 | 1988-04-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253918A (en) |
-
1988
- 1988-04-04 JP JP63082663A patent/JPH01253918A/en active Pending
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