JPH01248397A - Nonvolatile semiconductor memory device - Google Patents

Abstract

PURPOSE:To constitute a memory cell in the same way as an EPROM by connecting the gate of a memory cell having a floating gate connected with a word line to a drain to a bit line and a complementary bit line, and further, connecting the gate of a dummy cell connected with the dummy word line to the drain. CONSTITUTION:A bit line 14 and a complementary bit line 23 are connected to a differential amplifier 19, the gate of a memory cell 12 having the floating gate connected with a word line 13 to the drain is connected to the bit line 14 and the complementary bit line 23, and further, the gates of dummy cells 21 and 31 connected with the dummy word lines to the drain are connected. Consequently, when the threshold value of a memory transistor swings to a positive and a negative, '0'/'1' can be stored the fact whether or not capacity is formed between the bit line 14 and the word line 13. Thus, the memory cell can be constituted by the same cell as that of the EPROM, and its chip size becomes smaller.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置に関し、特に５ｖ
単一電源一括消去型（フラッシュ）ＥＥＦＲＯＭに関す
るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a nonvolatile semiconductor memory device, and particularly to a 5v semiconductor memory device.
The present invention relates to a single power supply erasing type (flash) EEFROM.

〔従来の技術〕[Conventional technology]

第３図（ａｌ、　（ｂ）はｌ５ＳＣＣダイジェスト　オ
ブ　テクニカル　ベーバーズ　頁７ロー７７、３４５　
（１９８７年）に示された従来のフラッシュＥＥＰＲＯ
Ｍの回路図、並びにメモリセルの断面図である。第３図
において、１はメモリセル、２はワード線、３はビット
線、４はソース線である。ソース線４はトランジスタＴ
６を介して接地される。ビット線３はゲートにコラムデ
コーダ（図示せず）の出力が接続されるトランジスタ５
を介してＩ１０線６に接続される。１１０線６はトラン
ジスタ７を介して高電圧（Ｖ　ＰＰ）端子に接続される
。また、８はコントロールゲートであり、ワード線２に
接続され、９はフローティングゲートである。１゜はド
レイン拡散領域であり、ビット線３に接続され、１１は
ソース拡散領域であり、ソース線４に接続される。Figure 3 (al, (b) is from l5SCC Digest of Technical Babers page 7 Row 77, 345
(1987) of the conventional flash EEPRO
FIG. 4 is a circuit diagram of M and a cross-sectional view of a memory cell. In FIG. 3, 1 is a memory cell, 2 is a word line, 3 is a bit line, and 4 is a source line. Source line 4 is transistor T
6 to ground. The bit line 3 is a transistor 5 whose gate is connected to the output of a column decoder (not shown).
is connected to the I10 line 6 via. 110 line 6 is connected via transistor 7 to the high voltage (VPP) terminal. Further, 8 is a control gate connected to the word line 2, and 9 is a floating gate. 1° is a drain diffusion region connected to the bit line 3, and 11 is a source diffusion region connected to the source line 4.

次に動作について説明する。まず、消去は信号ＥＣを“
Ｌ”にしコラムデコーダの出力をすべてＶＰＰレベルに
し、すべてのビット線３のレベルを■、２（正確にはＶ
ＰＰ　　（）ランジスタ５のＶｔｈ）　）に立上げるこ
とにより行なう。この時、すべてのワード線２は接地す
る。これにより、すべてのメモリセル１のドレイン１０
に■１２．コントロールゲート８に０■が印加され、ソ
ース１１はトランジスタＴＧがオフするためフローティ
ングにされる。フローティングゲート９−ドレイン１０
間の酸化膜に大きな電界が印加されるためトンネル電流
が流れ、電子がフローティングゲート９からドレイン１
０に引抜かれる。メモリトランジスタ（コントロールゲ
ート８とフローティングゲート９が重なっている部分）
のしきい値は負となり、読出し時ワード線２が“Ｈ”に
なる、すなわちコントロールゲート８のレベルがＨ″に
なるとオンし、ドレイン１０からソース１１に電流が流
れる。Next, the operation will be explained. First, for erasing, signal EC is “
"L", all the outputs of the column decoders are set to VPP level, and the levels of all bit lines 3 are set to ■, 2 (to be exact, V
This is done by raising PP()Vth of transistor 5)). At this time, all word lines 2 are grounded. As a result, the drain 10 of all memory cells 1
■12. 0■ is applied to the control gate 8, and the source 11 is made floating because the transistor TG is turned off. floating gate 9-drain 10
Because a large electric field is applied to the oxide film between them, a tunnel current flows, and electrons flow from the floating gate 9 to the drain 1.
It is pulled out to 0. Memory transistor (portion where control gate 8 and floating gate 9 overlap)
The threshold value becomes negative, and when the word line 2 becomes "H" during reading, that is, the level of the control gate 8 becomes "H", it is turned on and a current flows from the drain 10 to the source 11.

一方、書込みはコラムデコーダで選択されたトランジス
タ５のゲート、並びに選択されたワード線２にのみＶ　
ｐ　ｐが印加される。メモリセル１のドレイン１０．コ
ントロールゲー１−８にＶＰＰが印加され、ソース１１
が接地されるためドレイン１０近傍でアバランシェ崩壊
が生じ、ホットエレクトロンがフローティングゲート９
に注入されメモリトランジスタのしきい値が高くなる。On the other hand, writing is performed only to the gate of the transistor 5 selected by the column decoder and to the word line 2 selected.
p p is applied. Drain 10 of memory cell 1. VPP is applied to the control gate 1-8, and the source 11
is grounded, avalanche collapse occurs near the drain 10, and hot electrons are sent to the floating gate 9.
is injected into the memory transistor, increasing the threshold voltage of the memory transistor.

読出し時にコントロールゲート８の電位が“Ｈ”となっ
ても、電流はドレイン１０からソース１１に流れない。Even if the potential of the control gate 8 becomes "H" during reading, no current flows from the drain 10 to the source 11.

なお、高電圧（Ｖｌ’Ｐ）端子に印加する電圧は２１ｖ
である。すなわち、書込み・消去には外部電源として５
■と２１Ｖとが必要である。また、コントロールゲート
８がソース１１側に延在しているのは、上述のように消
去時にメモリトランジスタがデプレッションになるため
、読出し時に非選択セルでの電流のリーク（ビット線か
らソースへの）を防ぐためである。Note that the voltage applied to the high voltage (Vl'P) terminal is 21v.
It is. In other words, for writing and erasing, an external power supply of 5
■ and 21V are required. Furthermore, the reason why the control gate 8 extends to the source 11 side is because the memory transistor becomes depressed during erasing as described above, so current leakage (from the bit line to the source) in unselected cells occurs during reading. This is to prevent

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のフラッシュＥＥＰＲＯＭは以上のように構成され
ているので、メモリセルがフローティングゲートを有す
る部分と有しない部分とからなり、ＥＰＲＯＭのメモリ
セルに比べてセルサイズが大きくなるという欠点があっ
た。Since the conventional flash EEPROM is configured as described above, the memory cell has a part with a floating gate and a part without it, and has a drawback that the cell size is larger than that of an EPROM memory cell.

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルがＥＰＲＯＭと同様の構成である
電気的に消去可能な不揮発性半導体記憶装置を得ること
を目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain an electrically erasable nonvolatile semiconductor memory device whose memory cells have a structure similar to that of an EPROM.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係る不揮発性半導体記憶装置は、ビット線と
相補ビット線を差動増幅器の相異なる２つの入力端子に
接続し、このビット線並びに相補ビット線にドレインに
ワード線を接続したフローティングゲートを有するメモ
リセルのゲートを接続し、さらにドレインにダミーワー
ド線を接続したダミーセルのゲートを接続したものであ
る。A nonvolatile semiconductor memory device according to the present invention has a floating gate in which a bit line and a complementary bit line are connected to two different input terminals of a differential amplifier, and a word line is connected to the drain of the bit line and the complementary bit line. In this case, the gates of memory cells having the same structure are connected to each other, and the gates of dummy cells whose drains are connected to dummy word lines are connected to each other.

〔作用〕[Effect]

この発明においては、ビット線と相補ビット線を差動増
幅器に接続し、このビット線、相補ビット線にドレイン
にワード線を接続したフローティングゲートを有するメ
モリセルのゲートを接続し、さらにドレインにダミーワ
ード線を接続したダミーセルのゲートを接続することに
より、消去時にメモリトランジスタがデプレッションと
なり、ワード線とビット線との間に容量結合が生じ、メ
モリセルはこの容量が形成されている時ワード線が立上
る際にビット線のレベルをおし上げ、このビット線のレ
ベルと相補ビット線のレベルとを差動増幅することによ
り読出しを行なうことができる。In this invention, a bit line and a complementary bit line are connected to a differential amplifier, a gate of a memory cell having a floating gate whose drain is connected to a word line is connected to the bit line and the complementary bit line, and a dummy cell is connected to the drain of the memory cell. By connecting the gate of a dummy cell with a word line connected, the memory transistor becomes depressed during erasing, and capacitive coupling occurs between the word line and bit line, and when this capacitance is formed, the memory cell Reading can be performed by raising the level of the bit line when rising, and differentially amplifying the level of this bit line and the level of the complementary bit line.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図において、１２はメモリセルであり、ＥＰＲＯＭのメ
モリセルと同一構造である。このメモリセル１２のドレ
インはワード線１３に、ゲートはビット線（ＢＬ）１４
に、ソースはソース線１５に接続される。ソース線１５
はゲートに信号′ＰＲＧが入力されるトランジスタ１６
を介して接地される。ビット線（ＢＬ）１４の一端には
高圧スイッチ１７が接続され、もう一端にはゲートに信
号ＤＴが人力されるトランジスタ１８を介して差動増幅
器１９が接続される。ビット線（ＢＬ）１４にはさらに
そのドレインにダミーワード線（ＤＷＬ）２０が接続さ
れるダミーセル２１のゲートが接続される。差動増幅器
１９のもう一端はゲートに信号ＤＴが入力されるトラン
ジスタ２２を介してビット線（ＢＬ）２３に接続される
。ビット線（ＢＬ）２３の構成は等価回路ではピント線
（ＢＬ）１４と同様である。差動増幅器１９はゲートに
コラムデコーダ２４の出力が入力されるトランジスタ２
５．２６を介してｌ１０線（Ｉｌｏ。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 12 is a memory cell, which has the same structure as an EPROM memory cell. The drain of this memory cell 12 is connected to the word line 13, and the gate is connected to the bit line (BL) 14.
, the source is connected to source line 15 . source line 15
is a transistor 16 to which the signal 'PRG is input to the gate.
grounded via. A high voltage switch 17 is connected to one end of the bit line (BL) 14, and a differential amplifier 19 is connected to the other end via a transistor 18 whose gate receives a signal DT. The bit line (BL) 14 is further connected to the gate of a dummy cell 21 whose drain is connected to a dummy word line (DWL) 20. The other end of the differential amplifier 19 is connected to a bit line (BL) 23 via a transistor 22 whose gate receives a signal DT. The configuration of the bit line (BL) 23 is similar to the focus line (BL) 14 in terms of an equivalent circuit. The differential amplifier 19 has a transistor 2 whose gate receives the output of the column decoder 24.
5.26 through the l10 line (Ilo.

ｌ１０）２７．２８に接続される。ｌ１０線（Ｉｌｏ、
ｌ１０）２７．２８はメインアンプ２９に入力される。l10) Connected to 27.28. l10 line (Ilo,
l10) 27.28 are input to the main amplifier 29.

ダミーセル２１．３１はノーマルなメモリセル１２のほ
ぼ半分の面積で形成されデプレッションに設定される。The dummy cell 21.31 is formed with approximately half the area of the normal memory cell 12 and is set to depression.

すなわち、ダミーワード線（ＤＷＬ、ＤＷＬ）２０．３
０とビット線１４．２３との結合容量は、メモリセル１
２が消去状態の時のワード線１３とビット線１４．２３
との結合容量のほぼ半分である。That is, dummy word line (DWL, DWL) 20.3
The coupling capacitance between memory cell 1 and bit line 14.23 is
Word line 13 and bit line 14.23 when 2 is in erased state
This is almost half of the coupling capacity with

次に動作について説明する。Next, the operation will be explained.

消去はすべてのワード線１３に高圧を印加し、ビット線
（ＢＬ）１４を接地することにより行なう。これにより
、すべてのメモリトランジスタはデプレッションになる
。すなわち、ワード線１３とビット線（ＢＬ）１４との
間に容量が形成される。この状態でビット線（ＢＬ）１
４に接続されているメモリセル１２は°“０”になり、
ビット線（ＢＬ）２３に接続されているメモリセル１２
は“１”となる。Erasing is performed by applying high voltage to all word lines 13 and grounding bit line (BL) 14. This causes all memory transistors to become depressed. That is, a capacitor is formed between the word line 13 and the bit line (BL) 14. In this state, bit line (BL) 1
The memory cell 12 connected to 4 becomes ``0'',
Memory cell 12 connected to bit line (BL) 23
becomes “1”.

次に、ビット線（ＢＬ）１４に接続されるメモリセル１
２に“１”を書込む時、並びにビット線（ＢＬ）２３に
接続されるメモリセル１２に“０″を書込む時に書込み
動作が行なわれる。書込み動作は選択されたワード線１
３並びにビット線（ＢＬ）１４もしくはビット線（ＢＬ
）２３に高圧を印加し、信号ＰＲＧを“Ｈ″にしソース
線１５を接地することにより行なう。メモリセル１２の
ドレイン近傍でアバランシェ崩壊が生じホットエレクト
ロンがフローティングゲートに注入されるためメモリト
ランジスタのしきい値は正となり、ビット線とワード線
との間に結合容量は形成されない。このようにして書込
まれた状態でのメモリアレイの等価回路図を、第２図（
ａｌに示す。Next, the memory cell 1 connected to the bit line (BL) 14
A write operation is performed when writing "1" to bit line (BL) 23 and when writing "0" to memory cell 12 connected to bit line (BL) 23. Write operation is performed on selected word line 1
3 and bit line (BL) 14 or bit line (BL
) 23, the signal PRG is set to "H", and the source line 15 is grounded. Avalanche collapse occurs near the drain of the memory cell 12 and hot electrons are injected into the floating gate, so the threshold of the memory transistor becomes positive and no coupling capacitance is formed between the bit line and the word line. The equivalent circuit diagram of the memory array written in this way is shown in Figure 2 (
Shown in al.

次に、読出し方法について第２図（ｂｌを用いて説明す
る。ロウデコーダによりビット線（ＢＬ）１４側のワー
ド線１３が選ばれた時は、ビット線（ＢＬ）２３側のダ
ミーワード線（ＤＷ〒）３０が一同時に“Ｈ”となる。Next, the reading method will be explained using FIG. 2 (bl). When the word line 13 on the bit line (BL) 14 side is selected by the row decoder, the dummy word line ( DW〒)30 becomes "H" at the same time.

この時、選択されたメモリセル１２に“０”が書込まれ
ており容量が形成されていたならばビット線（ＢＬ）１
４は容量結合により立上り、ビット線（ＢＬ）２３はダ
ミーセル３１の容量がほぼ半分のためビット線（ＢＬ）
１４の半分程度のレベルまで立上る。この後、信号訂を
“Ｌ”、Ｓｏを“Ｈ”にして差動増幅器１９を活性化し
電位差を増幅する。信号Ｓ。を“Ｌ”にする時は、信号
ＤＴを“Ｌ”とじビット線（ＢＬ、ＢＬ）１４．２３を
差動増幅器１９から切離し、差動増幅器１９の負荷を軽
くする（この動作は必ずしも必要なものではない。）。At this time, if "0" is written in the selected memory cell 12 and a capacitor is formed, the bit line (BL) 1
4 rises due to capacitive coupling, and the bit line (BL) 23 has almost half the capacitance of the dummy cell 31, so the bit line (BL)
It rises to about half the level of 14. Thereafter, the signal level is set to "L" and the signal level is set to "H" to activate the differential amplifier 19 and amplify the potential difference. Signal S. When setting the signal to "L", the signal DT is set to "L" and the bit lines (BL, BL) 14.23 are disconnected from the differential amplifier 19 to lighten the load on the differential amplifier 19 (this operation is not necessarily necessary). It's not a thing.)

その後、コラムデコーダ２４で選択された差動増幅器１
９ｆｒ＜Ｔ／Ｃ）ｖＡ（Ｉｌｏ、ｌ１０）２７．２８を
介してメインアンプ２９に接続されデータが読出される
。“１”が書込まれていた時は、容量が形成されていな
いためワード線１３が立上ってもビット線（ＢＬ）１４
のレベルは低いままであり、差動増幅器１９の活性化と
ともにビット線（ＢＬ）２３側のノードが“Ｈ”となる
。After that, the differential amplifier 1 selected by the column decoder 24
It is connected to the main amplifier 29 via 9fr<T/C)vA(Ilo, 110) 27.28, and data is read out. When "1" is written, no capacitance is formed, so even if the word line 13 rises, the bit line (BL) 14
remains low, and as the differential amplifier 19 is activated, the node on the bit line (BL) 23 side becomes "H".

このように、本実施例によるフラッシュＢＥＰＲＯＭで
は、選択されたメモリセルのビット線−ワード線間に容
量が形成されているか否かで、“０”／“１”のデータ
が読出されるので、メモリセルが従来のように非選択セ
ルでの電流のリークを防ぐための構造をとる必要がなく
なり、ＥＦＲＯＭと同様の構造のセルを用いることがで
きる。In this way, in the flash BEPROM according to this embodiment, data of "0"/"1" is read depending on whether or not a capacitance is formed between the bit line and the word line of the selected memory cell. It is no longer necessary for the memory cell to have a structure to prevent current leakage in non-selected cells as in the conventional case, and cells having a structure similar to that of an EFROM can be used.

なお、消去時、読出し時は信号ＰＲＧは“Ｌ”であり、
ソース線１５はフローティングに保たれる。また、高圧
スイッチ１７はビット線（Ｂ　Ｌ）１４もしくはビット
線（ＢＬ）２３を高圧に昇圧するための回路であるが、
必ずしも必要なものではない。Note that during erasing and reading, the signal PRG is “L”;
Source line 15 is kept floating. Further, the high voltage switch 17 is a circuit for boosting the bit line (BL) 14 or bit line (BL) 23 to a high voltage.
It's not necessarily necessary.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明による不揮発性半導体装置 記憶装置によれば、ビット線と相補ビット線を差動増幅
器に接続し、このビット線並びに相補ビット線にドレイ
ンにワード線を接続したフローティングゲートを有する
メモリセルのゲートを接続し、さらにドレインにダミー
ワード線を接続したダミーセルのゲートを接続したので
、メモリトランジスタのしきい値が正、負に振れた時、
ビット線−ワード線間に容量が形成されないか、される
かで“１”／“０”の記憶を行なうようにでき、メモリ
セルをＥＰＲＯＭと同じセルで構成できチップサイズが
小さくなるという効果がある。As described above, according to the non-volatile semiconductor memory device according to the present invention, a bit line and a complementary bit line are connected to a differential amplifier, and a floating gate whose drain is connected to a word line is connected to the bit line and the complementary bit line. Since the gate of the dummy cell whose drain is connected to the dummy word line is connected, when the threshold value of the memory transistor changes to positive or negative,
It is possible to store "1"/"0" depending on whether a capacitance is formed between the bit line and the word line, and the memory cells can be configured with the same cells as EPROM, which has the effect of reducing the chip size. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例による不揮発性半導体記憶
装置を示す回路図、第２図はその動作を説明するだめの
図、第３図は従来の不揮発性半導体記憶装置を示す回路
図である。 １２はメモリセル、１３はワード線、１４はビット綿、
１９は差動増幅器、２０．３０はダミーワード線、２１
．３１はダミーセル、２３は相補ビット線。 なお、図中、同一符号は同一、または相当部分を示す。FIG. 1 is a circuit diagram showing a non-volatile semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a diagram for explaining its operation, and FIG. 3 is a circuit diagram showing a conventional non-volatile semiconductor memory device. be. 12 is a memory cell, 13 is a word line, 14 is a bit line,
19 is a differential amplifier, 20.30 is a dummy word line, 21
．． 31 is a dummy cell, and 23 is a complementary bit line. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）電気的に消去あるいは書込み可能な不揮発性半導
体記憶装置において、 ビット線及びこれと対をなす相補ビット線と、その相異
なる２つの入力端子に上記ビット線及び相補ビット線が
それぞれ接続された差動増幅器と、 そのドレインにワード線が接続され、そのゲートに上記
ビット線あるいは相補ビット線が接続された、フローテ
ィングゲートを有するメモリセルと、 そのドレインにダミーワード線が接続され、そのゲート
に上記ビット線あるいは相補ビット線が接続されたダミ
ーセルとを備えたことを特徴とする不揮発性半導体記憶
装置。(1) In a nonvolatile semiconductor memory device that can be electrically erased or written, a bit line and a complementary bit line paired with the bit line are connected to two different input terminals of the bit line and the complementary bit line, respectively. a memory cell having a floating gate, the drain of which is connected to a word line, and the gate of which is connected to the above-mentioned bit line or a complementary bit line; and a dummy cell connected to the bit line or the complementary bit line.