JPH04252497A - Nonvolatile semiconductor memory device - Google Patents

Abstract

PURPOSE:To reduce the operation delay regardless of a threshold in an inverter by supplying the output in an internal step-down circuit to a loading transistor and reading the information in a memory cell by using a differential amplitude circuit. CONSTITUTION:When the address signal from an outside is changed, a sense amplifier circuit 35 is initialized, the bit line is reset to the earth potential and loading transistors TR 31-33 are activated. Also when the threshold in the selected TR is high, the potential in a node N is boosted and when it is low, the earth potential is held in the earth potential. While, on the side of reference, the potential in a node N2 is inverted at the potential in a node N1 and the output in an inverter 36 is also inverted. Thus, the reduction of the operation delay is made regardless of the threshold in the inverter by providing the bit line with constant potential providing an internal step-down circuit 30 and by detecting potential change in the node N1 with the circuit 35.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は電気的に書き込み及び
消去可能な不揮発性半導体記憶装置、特にフラッシュＥ
ＥＰＲＯＭの読み出し方法に関するものである。[Field of Industrial Application] This invention relates to electrically programmable and erasable nonvolatile semiconductor memory devices, particularly flash E
This relates to an EPROM reading method.

【０００２】0002

【従来の技術】図３は、フラッシュＥＥＰＲＯＭのメモ
リセルの断面図であり、図４は従来のフラッシュＥＥＰ
ＲＯＭのブロック構成図であり、メモリセルはコントロ
ールゲート１，フローティングゲート２の２層のゲート
及びドレイン３，ソース４からなるメモリトランジスタ
から構成されている。2. Description of the Related Art FIG. 3 is a sectional view of a memory cell of a flash EEPROM, and FIG. 4 is a cross-sectional view of a memory cell of a conventional flash EEPROM.
1 is a block configuration diagram of a ROM, and a memory cell is composed of a memory transistor consisting of two layers of gates, a control gate 1 and a floating gate 2, a drain 3, and a source 4.

【０００３】メモリアレイ５は図３に示したメモリセル
が行方向，列方向に配列されたものであり、メモリセル
のドレイン３がビット線６に、コントロールゲート１が
ワード線７に接続されている。ワード線７はロウデコー
ダ９の出力である。またビット線６はＹゲート８に接続
される。メモリトランジスタのソース４は図示しないソ
ース線に接続され、ソース線４はソース線スイッチ１１
に接続されている。Ｙゲート８はコラムデコーダ１０に
より制御され、ビット線６とセンスアンプ部１３，書き
込み回路１２の接続を制御する。The memory array 5 has the memory cells shown in FIG. 3 arranged in the row and column directions, and the drain 3 of the memory cell is connected to the bit line 6 and the control gate 1 is connected to the word line 7. There is. Word line 7 is the output of row decoder 9. Further, the bit line 6 is connected to the Y gate 8. The source 4 of the memory transistor is connected to a source line (not shown), and the source line 4 is connected to a source line switch 11.
It is connected to the. The Y gate 8 is controlled by the column decoder 10 and controls the connection between the bit line 6, the sense amplifier section 13, and the write circuit 12.

【０００４】ロウデコーダ９，コラムデコーダ１０はア
ドレスバッファ１５の出力を受け１本のワード線及び１
組のＹゲートを選択する。メモリアレイ５への書き込み
データや、メモリアレイ５からの読み出しデータは入出
力バッファ１６を介して入出力される。制御回路１４は
外部から印加された制御信号に応じて、上記各回路ブロ
ックの動作の制御を行う。A row decoder 9 and a column decoder 10 receive the output of the address buffer 15 and decode one word line and one word line.
Select a set of Y gates. Data written to the memory array 5 and data read from the memory array 5 are input and output via the input/output buffer 16. The control circuit 14 controls the operation of each of the circuit blocks described above in response to a control signal applied from the outside.

【０００５】次に動作について説明する。メモリアレイ
５に記憶されたデータの消去は一括して行なわれる。す
なわち全てのメモリセルのソース４にソース線スイッチ
１１により高圧を印加し、コントロールゲート１を接地
する。フローティングゲート２とソース４間の酸化膜に
高電界が印加されるのでトンネル電流が流れ、フローテ
ィングゲート２に蓄積された電子が除去される。これに
より、コントロールゲート１からみたメモリトランジス
タ（フローティングゲート２とコントロールゲート１と
の重なり部分）のしきい値は低くなる。すなわち、ＥＰ
ＲＯＭにおいて、紫外線消去した時と同じような状態と
なる。Next, the operation will be explained. Data stored in memory array 5 is erased all at once. That is, a high voltage is applied to the sources 4 of all memory cells by the source line switch 11, and the control gate 1 is grounded. Since a high electric field is applied to the oxide film between the floating gate 2 and the source 4, a tunnel current flows, and the electrons accumulated in the floating gate 2 are removed. As a result, the threshold value of the memory transistor (the overlapping portion of floating gate 2 and control gate 1) seen from control gate 1 becomes lower. That is, E.P.
The ROM will be in the same state as when it is erased by ultraviolet light.

【０００６】しかしながら、トンネル現象を利用した消
去の場合、フローティングゲート２からの電子の引き抜
きが過剰となり、フローティングゲート２が正に帯電し
、メモリトランジスタのしきい値が負になってしまうと
いう現象（過消去もしくは過剰消去と呼ばれる）が起こ
り得る。このためメモリトランジスタの製造バラツキに
よる消去時のしきい値ばらつきを考慮して、大多数のメ
モリトランジスタのしきい値が２Ｖ程度になるように消
去動作が制御されている。However, in the case of erasing using the tunneling phenomenon, electrons are extracted excessively from the floating gate 2, causing the floating gate 2 to become positively charged and the threshold value of the memory transistor to become negative ( (called over-erasure or over-erasure) can occur. For this reason, in consideration of variations in threshold values during erasing due to manufacturing variations in memory transistors, erasing operations are controlled so that the thresholds of most memory transistors are approximately 2V.

【０００７】書き込みは、ＥＰＲＯＭと同様に行われ、
メモリトランジスタのドレイン３，コントロールゲート
１に高圧パルスが印加され、ソース４が接地され、ドレ
イン３近傍でアバランシェ崩壊により発生した電子がフ
ローティングゲート２に注入され、コントロールゲート
１からみたメモリトランジスタのしきい値は高くなる。[0007] Writing is performed in the same way as in EPROM,
A high voltage pulse is applied to the drain 3 and control gate 1 of the memory transistor, the source 4 is grounded, and electrons generated by avalanche collapse near the drain 3 are injected into the floating gate 2, which increases the threshold of the memory transistor as seen from the control gate 1. The value will be higher.

【０００８】なお、上記消去，書き込みに必要な高電圧
は外部から供給される。これは、書き込み時にビット線
に流れる電流が１ｍＡ〜５ｍＡになるため、チャージポ
ンプ等の高圧発生回路では電流の供給能力が不足するか
らである。[0008] Note that the high voltage necessary for the above erasing and writing is supplied from outside. This is because the current flowing through the bit line during writing is 1 mA to 5 mA, so that a high voltage generating circuit such as a charge pump has insufficient current supply ability.

【０００９】読み出しは、選択されたメモリセルを介し
て電流が流れるか否かをセンスすることにより行われる
。ここで従来のセンスアンプの回路図を図５に示す。 図に示すようにセンスアンプは、ＰチャネルＭＯＳトラ
ンジスタ２１，２２、ＮチャネルＭＯＳトランジスタ２
３〜２５から構成され、上記ＰチャネルＭＯＳトランジ
スタ２１，ＮチャネルＭＯＳトランジスタ２３でインバ
ータが構成されており、ＮチャネルＭＯＳトランジスタ
２４とともにＩ／Ｏ線並びにビット線の電位を１．５Ｖ
以下に保つ働きをする。これはメモリトランジスタのド
レイン電圧が高いと、フローティングゲート２に注入さ
れた電子がドレインに引き抜かれるため記憶情報が消去
される恐れがあるためである。Reading is performed by sensing whether current flows through the selected memory cell. Here, a circuit diagram of a conventional sense amplifier is shown in FIG. As shown in the figure, the sense amplifier includes P channel MOS transistors 21 and 22, and an N channel MOS transistor 2.
The P-channel MOS transistor 21 and the N-channel MOS transistor 23 constitute an inverter, and together with the N-channel MOS transistor 24, the potential of the I/O line and bit line is set to 1.5V.
It works to keep it below. This is because if the drain voltage of the memory transistor is high, the electrons injected into the floating gate 2 will be drawn out to the drain, so there is a risk that stored information will be erased.

【００１０】また、ＰチャネルＭＯＳトランジスタ２２
が負荷トランジスタとなっており、読み出し時にメモリ
セルを介して電流が流れるとこのトランジスタ２２が抵
抗として働くことで電圧降下が起こり、出力が１．５Ｖ
程度になる。もしメモリトランジスタのしきい値が高く
、メモリセルを介して電流が流れないとトランジスタ２
２による電圧降下が起こらず、出力は電源電位程度（５
Ｖ）まで上昇する。このようにして負荷トランジスタ２
２の電圧降下の有無によってメモリセルに書き込まれた
情報内容を判定するようにしているため電流検出型セン
スアンプと称されている。[0010] Also, P channel MOS transistor 22
serves as a load transistor, and when current flows through the memory cell during reading, this transistor 22 acts as a resistor, causing a voltage drop, resulting in an output of 1.5V.
It will be about. If the threshold of the memory transistor is high and no current flows through the memory cell, transistor 2
No voltage drop occurs due to 2, and the output is around the power supply potential (5
V). In this way, load transistor 2
It is called a current detection type sense amplifier because the information written in the memory cell is determined based on the presence or absence of a voltage drop.

【００１１】[0011]

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置（フラッシュＥＥＰＲＯＭ）は以上のように構
成されており、センスアンプとして電流検出型のセンス
アンプを用いているため、読み出し時において、しきい
値の低いメモリセルからしきい値の高いメモリセルへ移
行する場合、このセンスアンプの負荷トランジスタが抵
抗となり、速やかにインバータのしきい値電圧まで立ち
上がらず、従ってＰチャネルＭＯＳトランジススタ２１
及びＮチャネルＭＯＳトランジスタ２３から構成される
インバータが反転するまでの時間に遅延が生じ、アクセ
ス時間の増大を招くという問題点があった。[Problems to be Solved by the Invention] A conventional non-volatile semiconductor memory device (flash EEPROM) is configured as described above, and uses a current detection type sense amplifier as a sense amplifier, so that when reading When transitioning from a memory cell with a low threshold value to a memory cell with a high threshold value, the load transistor of this sense amplifier becomes a resistance and does not quickly rise to the threshold voltage of the inverter, so that the P channel MOS transistor 21
There is a problem in that there is a delay in the time it takes for the inverter composed of the N-channel MOS transistor 23 to be inverted, resulting in an increase in access time.

【００１２】この発明は上記のような問題点を解決する
ためになされたもので、しきい値の低いメモリトランジ
スタから高いメモリトランジスタをアクセスするときに
もアクセス速度が速く、動作速度の低下を招くことのな
いフラッシュＥＥＰＲＯＭを得ることを目的とする。The present invention was made to solve the above-mentioned problems, and the access speed is fast even when a memory transistor with a low threshold value accesses a memory transistor with a high threshold value, resulting in a reduction in operation speed. The purpose of this invention is to obtain a flash EEPROM that will never be damaged.

【００１３】[0013]

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置（フラッシュＥＥＰＲＯＭ）は、内部降
圧回路を設け、電源電圧よりも低い該回路出力をセンス
アンプの負荷トランジスタに供給するとともに、差動増
幅回路を用いてメモリセルの情報を読み出すようにした
ものである。[Means for Solving the Problems] A non-volatile semiconductor memory device (flash EEPROM) according to the present invention is provided with an internal step-down circuit, supplies an output of the circuit lower than the power supply voltage to a load transistor of a sense amplifier, and also provides a differential voltage. The information in the memory cell is read using a dynamic amplifier circuit.

【００１４】また、上記差動増幅回路として、カレント
ミラー型あるいはフリップフロップ型センスアンプを用
いたものである。Further, as the differential amplifier circuit, a current mirror type or flip-flop type sense amplifier is used.

【００１５】[0015]

【作用】この発明によれば、内部降圧回路を設け、セン
スアンプの負荷トランジスタに電源電圧よりも低い電圧
を印加するとともに、差動増幅回路を用いてメモリセル
の情報を読み出すようにしたから、しきい値の低いメモ
リセルからしきい値の高いメモリセルへ読み出しが移行
するときに、センスアンプの負荷トランジスタの電位変
化が小さくてもこれを検知し、直ちにインバータを動作
させることができる。[Operation] According to the present invention, an internal step-down circuit is provided to apply a voltage lower than the power supply voltage to the load transistor of the sense amplifier, and a differential amplifier circuit is used to read information from the memory cell. When reading is transferred from a memory cell with a low threshold to a memory cell with a high threshold, even if the change in potential of the load transistor of the sense amplifier is small, this can be detected and the inverter can be operated immediately.

【００１６】[0016]

【実施例】図１は本発明の一実施例による不揮発性半導
体記憶装置（フラッシュＥＥＰＲＯＭ）のセンスアンプ
部を中心とした回路図であり、図に於いて、３０は内部
降圧回路であり、電源電圧に係わらず１．５Ｖを発生す
る。３１〜３３は負荷トランジスタであり、それぞれの
ソースが上記内部降圧回路３０に接続されている。３４
はダミーセルで、しきい値の低い状態に設定されている
。なお負荷トランジスタのうち３２，３３はダミーセル
３４を用いて差動増幅のためのリファレンス電圧を発生
するための負荷トランジスタとして動作するものである
。３５はカレントミラー型差動増幅回路（センスアンプ
回路）である。[Embodiment] FIG. 1 is a circuit diagram mainly showing the sense amplifier section of a non-volatile semiconductor memory device (flash EEPROM) according to an embodiment of the present invention. Generates 1.5V regardless of voltage. Reference numerals 31 to 33 are load transistors, each having its source connected to the internal voltage down converter circuit 30. 34
is a dummy cell and is set to a low threshold state. Note that among the load transistors 32 and 33, dummy cells 34 are used to operate as load transistors for generating a reference voltage for differential amplification. 35 is a current mirror type differential amplifier circuit (sense amplifier circuit).

【００１７】次に動作について説明する。外部から印加
されたアドレス信号が変化すると、図示しないＡＴＤ（
Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔ
）　回路がこれを受けて内部同期信号としてＡＴＤ信号
を発生する。このＡＴＤ信号によりセンスアンプ回路３
５がイニシャライズされる。具体的にはビット線が接地
電位にリセットされ、負荷トランジスタ３１〜３３が活
性化される（図１では各ゲートは接地され、活性化され
た状態を示している）。Next, the operation will be explained. When the address signal applied from the outside changes, the ATD (not shown)
Address Transition Detect
) The circuit receives this and generates the ATD signal as an internal synchronization signal. This ATD signal causes the sense amplifier circuit 3 to
5 is initialized. Specifically, the bit line is reset to the ground potential, and the load transistors 31 to 33 are activated (in FIG. 1, each gate is grounded and shown in an activated state).

【００１８】そして選択されたメモリトランジスタが、
しきい値の高い状態であればノードＮ１は負荷トランジ
スタ３１により充電され徐々に電位は上昇する。またメ
モリトランジスタのしきい値が低ければオンするので、
ノードＮ１はほぼ接地電位に保たれる。[0018]The selected memory transistor is
If the threshold is high, the node N1 is charged by the load transistor 31 and its potential gradually increases. Also, if the threshold value of the memory transistor is low, it will turn on, so
Node N1 is maintained at approximately ground potential.

【００１９】一方、リファレンス側では、ダミーセル３
４がオンするが、負荷トランジスタ３２，３３が共に活
性化されるので、ノードＮ２の電位はメモリトランジス
タがオンした状態のノードＮ１よりは高く、メモリトラ
ンジスタがオフした状態のノードＮ１よりは低くなる。 よって、インバータ３６の出力はメモリトランジスタの
しきい値が高ければ“Ｌ”に、低ければ“Ｈ”となる。On the other hand, on the reference side, dummy cell 3
4 is turned on, but since both load transistors 32 and 33 are activated, the potential of node N2 is higher than node N1 when the memory transistor is on, but lower than node N1 when the memory transistor is off. . Therefore, the output of the inverter 36 becomes "L" if the threshold value of the memory transistor is high, and becomes "H" if it is low.

【００２０】このように本実施例によれば、内部降圧回
路３０を設け、該出力でもってビット線に一定の電位を
供給するとともに、カレントミラー型の差動増幅回路３
５を用いて負荷トランジスタ３１と接続するノードＮ１
の電位の変化を検出するようにしたから、しきい値の低
いメモリセルから高いメモリセルに読み出しが移行した
場合にノードＮ１の電位が徐々に上昇しても、直ちにこ
れを検知して後段のインバータ３６のしきい値に係わら
ずこれを反転させることができる。As described above, according to this embodiment, the internal step-down circuit 30 is provided, and its output supplies a constant potential to the bit line, and the current mirror type differential amplifier circuit 3
Node N1 connected to load transistor 31 using
Since the change in the potential of the node N1 is detected, even if the potential of the node N1 gradually rises when reading is transferred from a memory cell with a low threshold to a memory cell with a high threshold, this is immediately detected and the subsequent stage This can be reversed regardless of the threshold value of inverter 36.

【００２１】なお、上記実施例では内部降圧回路３０の
出力をＰＭＯＳトランジスタのソース（ドレイン）端子
に接続したが、図１（ｂ）に示すように、各負荷トラン
ジスタをＮチャネルＭＯＳトランジスタで構成し、ソー
ス（ドレイン）を外部電源に接続し、ゲートに内部降圧
された電圧を印加されるようにしてもよく、このように
構成しても上記実施例と同様の効果を奏することができ
る。In the above embodiment, the output of the internal voltage step-down circuit 30 is connected to the source (drain) terminal of the PMOS transistor, but as shown in FIG. 1(b), each load transistor is configured with an N-channel MOS transistor. The source (drain) may be connected to an external power source, and an internally stepped down voltage may be applied to the gate. Even with this configuration, the same effects as in the above embodiment can be achieved.

【００２２】さらに、図２は本発明の他の実施例による
不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）の
センスアンプ部を中心とした回路図であり、本実施例で
は差動増幅回路３５としてカレントミラー型センスアン
プではなく、フリップフロップ型センスアンプを用いた
ものであり、上記実施例と同様の効果を奏するものであ
る。Furthermore, FIG. 2 is a circuit diagram centered on the sense amplifier section of a nonvolatile semiconductor memory device (flash EEPROM) according to another embodiment of the present invention. In this embodiment, a current mirror is used as the differential amplifier circuit 35. This embodiment uses a flip-flop type sense amplifier instead of a type sense amplifier, and has the same effect as the above embodiment.

【００２３】[0023]

【発明の効果】以上のように、この発明に係る不揮発性
半導体記憶装置によれば、内部降圧回路を設け、該回路
出力を負荷トランジスタに供給するとともに、該負荷ト
ランジスタの出力変化を差動増幅回路を用いて検知して
インバータを反転させるようにしたので、従来の電流検
出型センスアンプを用いて負荷トランジスタの電圧降下
作用に基づいてインバータを反転させるものに比べ、動
作遅延が極めて小さくなり、動作特性の優れた不揮発性
半導体記憶装置を得ることができるという効果がある。As described above, according to the nonvolatile semiconductor memory device of the present invention, an internal step-down circuit is provided, the output of the circuit is supplied to the load transistor, and changes in the output of the load transistor are differentially amplified. Since the inverter is inverted based on the detection using a circuit, the operation delay is extremely small compared to the conventional current detection type sense amplifier that inverts the inverter based on the voltage drop effect of the load transistor. This has the effect that a nonvolatile semiconductor memory device with excellent operating characteristics can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】この発明の第１の実施例による不揮発性半導体
記憶装置のセンスアンプ部を中心とした回路図である。FIG. 1 is a circuit diagram mainly showing a sense amplifier section of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.

【図２】この発明の他の実施例による不揮発性半導体記
憶装置のセンスアンプ部を中心とした回路図である。FIG. 2 is a circuit diagram mainly showing a sense amplifier section of a nonvolatile semiconductor memory device according to another embodiment of the present invention.

【図３】本発明及び従来のフラッシュＥＥＰＲＯＭのメ
モリセルの断面図である。FIG. 3 is a cross-sectional view of a memory cell of a flash EEPROM according to the present invention and a conventional flash EEPROM.

【図４】従来の不揮発性半導体記憶装置を示すブロック
図である。FIG. 4 is a block diagram showing a conventional nonvolatile semiconductor memory device.

【図５】従来の不揮発性半導体記憶装置のセンスアンプ
を示す回路図である。FIG. 5 is a circuit diagram showing a sense amplifier of a conventional nonvolatile semiconductor memory device.

【符号の説明】[Explanation of symbols]

５　　　　メモリアレイ １３　　センスアンプ部 ３０　　内部降圧回路 ３１　　負荷トランジスタ ３５　　差動増幅回路 5 Memory array 13 Sense amplifier section 30 Internal step-down circuit 31 Load transistor 35 Differential amplifier circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】　　フローティングゲートを有するメモリ
トランジスタが行，列方向にアレイ配置されたメモリセ
ル部と、上記メモリトランジスタに書き込まれた情報を
負荷トランジスタの電圧降下の有無を基に検出するとと
もに、ビット線電位を電源電位よりも低い所定の値に保
つ機能を備えたセンスアンプ部とを有する不揮発性半導
体記憶装置において、上記センスアンプ部は、読み出し
時に活性化される負荷トランジスタに電源電圧よりも低
い所定の電位を供給する内部降圧回路と、上記負荷トラ
ンジスタの電位の変化を検知する差動増幅回路とを有す
るものであることを特徴とする不揮発性半導体記憶装置
。1. A memory cell section in which memory transistors having floating gates are arranged in an array in the row and column directions, and information written in the memory transistors is detected based on the presence or absence of voltage drop of a load transistor, and a bit is detected. In a non-volatile semiconductor memory device having a sense amplifier section having a function of keeping a line potential at a predetermined value lower than a power supply potential, the sense amplifier section has a load transistor activated at the time of reading a voltage lower than the power supply voltage. 1. A nonvolatile semiconductor memory device comprising: an internal step-down circuit that supplies a predetermined potential; and a differential amplifier circuit that detects changes in the potential of the load transistor. 【請求項２】　　上記差動増幅回路としてカレントミラ
ー型センスアンプを用いたことを特徴とする請求項１記
載の不揮発性半導体記憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein a current mirror type sense amplifier is used as the differential amplifier circuit. 【請求項３】　　上記差動増幅回路としてフリップフロ
ップ型センスアンプを用いたことを特徴とする請求項１
記載の不揮発性半導体記憶装置。3. Claim 1, wherein a flip-flop type sense amplifier is used as the differential amplifier circuit.
The nonvolatile semiconductor memory device described above.