JPH01245623A - Test circuit for decoder - Google Patents
Test circuit for decoderInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデコーダのテスト回路、特に、ＭＯＳ−ＬＳ
Ｉのデコーダのテスト回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is applicable to decoder test circuits, particularly MOS-LS
This invention relates to a test circuit for a decoder of I.
近年、ＬＳＩの大規模化に伴ない、種々のテスト回路が
ＬＳＩに組み込まれる機会が多くなった。マイクロプロ
セッサにおいては、内部ＲＯＭの掃きたしモード、キャ
リー・ルックアヘッドのテスト回路等は必須のものとな
りつつある。In recent years, as LSIs have become larger in scale, various test circuits are increasingly incorporated into LSIs. In microprocessors, internal ROM sweep mode, carry lookahead test circuits, etc. are becoming essential.
このためのテスト回路は、できるかぎり少ない素子数で
実現する必要がある。A test circuit for this purpose needs to be realized with as few elements as possible.
次に従来のデコーダのテスト回路について図面を参照し
て詳細に説明する。Next, a conventional decoder test circuit will be described in detail with reference to the drawings.
第５図は従来のデコーダのテスト回路の一例を示すブロ
ック図である。FIG. 5 is a block diagram showing an example of a conventional decoder test circuit.
第５図に示すデコーダのテスト回路は、デコーダ４１と
、テスト回路４２と、デコーダ出力Ｉ。The decoder test circuit shown in FIG. 5 includes a decoder 41, a test circuit 42, and a decoder output I.
■２ ・・・・ＩＮと、デコーダ出力０１，０２ ・・
・・ＯＮと、テスト出力Ｓとを含んて構成される。■2...IN and decoder outputs 01, 02...
...Contains ON and test output S.
第６図は第５図に示すテスト回路４２の詳細を示す回路
図である。FIG. 6 is a circuit diagram showing details of the test circuit 42 shown in FIG. 5.
デコーダ４］の出力が２出力以上選択された場合、テス
ト出力ＳはＯになり、デコーダ４１が誤動作しているこ
とを示す。またデコーダ４１のすべての出力かＯｌつま
り何も選択しない場合もテスト出力Ｓは０となり故障検
出ができる。When two or more outputs of the decoder 4 are selected, the test output S becomes O, indicating that the decoder 41 is malfunctioning. Further, even when all outputs of the decoder 41 are selected as O1, that is, when nothing is selected, the test output S becomes 0, and a failure can be detected.
この回路の所要素子数は、ＣＭＯ３の場合でデコーダ４
１の出力数をｎとすると、
インバータ部・トランジスタ数
２ｆｌ×２
アンド部・トランジスタ数
２ｎ×２ｎ×２
オア部・トランジスタ数
２″×２
合計
２”２ （１＋２”−１）個
のようになる。The number of elements required for this circuit is 4 decoders in the case of CMO3.
If the number of outputs in 1 is n, then inverter section, number of transistors 2fl x 2 AND section, number of transistors 2n x 2n x 2 OR section, number of transistors 2" x 2, total 2"2 (1 + 2" - 1) Become.
上述した従来のデコーダのテスト回路は、デコーダの出
力数の増大にともなって、多数のトランジスタが必要に
なるという欠点があった。The conventional decoder test circuit described above has the disadvantage that a large number of transistors are required as the number of decoder outputs increases.
本発明のデコーダのテスト回路は、デコーダの出力をレ
シオのＮＯＲ回路の入力に対応させ、前記レシオのＮＯ
Ｒ回路の出力にしきい値電圧の異なる２つのセンス・ア
ンプを接続したことを特徴とする。The decoder test circuit of the present invention makes the output of the decoder correspond to the input of a ratio NOR circuit, and
It is characterized in that two sense amplifiers with different threshold voltages are connected to the output of the R circuit.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示子シロツク図である
。FIG. 1 is a block diagram showing a first embodiment of the present invention.
第１図に示すデコーダのテスト回路は、レシオのＮＯＲ
回路１１と、センス・アンプ１２とを含んで構成される
。The decoder test circuit shown in Figure 1 is a ratio NOR
The circuit includes a circuit 11 and a sense amplifier 12.
第２図は第１図に示すレシオのＮＯＲ回路１１をＣＭＯ
８で実現した回路図、第３図はレシオのＮＯＲ回路１．
１の出力電圧を示すグラフである。Figure 2 shows the NOR circuit 11 with the ratio shown in Figure 1 as a CMO circuit.
The circuit diagram realized in 8, Figure 3 is the ratio NOR circuit 1.
1 is a graph showing the output voltage of No. 1.
テスト指令信号ｒは、テストモードのときＬＯＷレベル
、それ以外のときはＨＩＧＨレベルを入力しておく。こ
れによって不用な電流の消費をおさえることができる。The test command signal r is inputted at a LOW level in the test mode, and at a HIGH level at other times. This can reduce unnecessary current consumption.
デコーダの出力信号はＮチャンネル・トランジスタ２２
，２３．２４に供給される。The output signal of the decoder is an N-channel transistor 22
, 23.24.
センス・アンプ２６．２７は各々しきい値が異なる。Sense amplifiers 26 and 27 each have different threshold values.
デコーダの出力が１本だけ選択されている場合、レシオ
のＮＯＲ回路１１の出力電圧２５は、Ｐチャンネル・ト
ランジスタ２１と、Ｎチャンネル・トランジスタ２２，
２３．２４のうちの一つのトランジスタのＯＮ抵抗の比
によって決まる。When only one output of the decoder is selected, the output voltage 25 of the ratio NOR circuit 11 is divided between the P-channel transistor 21, the N-channel transistor 22,
It is determined by the ratio of ON resistance of one transistor among 23 and 24.
このときの出力電圧２５の値は、レベル３１で示される
。The value of the output voltage 25 at this time is indicated by a level 31.
デコーダの出力が複数本選択された場合は、Ｎチャンネ
ル・トランジスタ２２．・２３，２４のうち複数のトラ
ンジスタがＯＮ状態になるため、出力電圧２５の値は、
レベル３２で示されるように低下する。If multiple decoder outputs are selected, N-channel transistors 22.・Since multiple transistors among 23 and 24 are in the ON state, the value of the output voltage 25 is
It decreases as indicated by level 32.
センス・アンプ２６のしきい値をレベル３１とレベル３
２の間に設定すれば、デコーダの誤動作が検出できる。The threshold value of the sense amplifier 26 is set to level 31 and level 3.
If set between 2 and 2, malfunction of the decoder can be detected.
ただし、デコーダ出力信号Ｏ□〜ＯＮがすべてＬＯＷで
あると、出力電圧２５はＨＩＧＨレベル（レベル３３）
のままとなり、正常動作の場傘との区別がつかないので
、しきい値が■ＤＤとレベル３１との間に設定されたセ
ンス・アンプ２７により、この故障を検知する。However, if the decoder output signals O□~ON are all LOW, the output voltage 25 will be at a HIGH level (level 33).
Since the fault remains as it is and cannot be distinguished from the normal operating state, the sense amplifier 27 whose threshold value is set between DD and level 31 detects this fault.
第４図は本発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
インバータ６７は第３図におけるレベル３３を検知する
ものである。Inverter 67 detects level 33 in FIG.
テストモード時、Ｐチャンネル・トランジスタ６１はＯ
Ｎ状態で、Ｎチャンネル・トランジスタ６２．６３．６
４がすべてＯＦＦの状態では、出力電圧６５のレベルは
ほぼ電源電圧になるので、インバータ６７のしきい値が
若干高め（電源電圧寄り）であれば、センス・アンプで
なくても、この状態を検出できる。In test mode, P-channel transistor 61 is O
In the N state, the N-channel transistor 62.63.6
4 are all OFF, the level of the output voltage 65 is almost the power supply voltage, so if the threshold value of the inverter 67 is slightly higher (closer to the power supply voltage), this state can be corrected even if it is not a sense amplifier. Can be detected.
センス・アンプ６６とインバータ６７との論理積をＡＮ
Ｄ回路６８でとることにより、テスト出力Ｓに、故障時
１．正常時Ｏの論理値が得られる。The AND of the sense amplifier 66 and the inverter 67 is
By taking the output from the D circuit 68, the test output S outputs 1. A logical value of O is obtained under normal conditions.
本発明のデコーダのテスト回路は、しきい値の異なるセ
ンス・アンプを用いることにより、使用トランジスタ数
を大幅に削減できるという効果がある。The decoder test circuit of the present invention has the effect of significantly reducing the number of transistors used by using sense amplifiers with different threshold values.
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示すレシオのＮＯＲ回路の回路図、第３図
はレシオのＮＯＲ回路を出力レベルを説明するグラフ、
第４図は本発明の第２の実施例を示す回路図、第５図は
従来の一例を示すフロック図、第６図は第５図に示すテ
スト回路の回路図である。
１１・・・・・・レシオのＮＯＲ回路、２１・・・・・
・Ｐチャンネル トランジスタ、２２．２３．２４・・
・・・Ｎチャンネル・トランジスタ、２６．２７・・・
・・・センス・アンプ。
代理人 弁理士 内 原 音
７一FIG. 1 is a block diagram showing a first embodiment of the present invention;
The figure is a circuit diagram of the ratio NOR circuit shown in Figure 1, and Figure 3 is a graph explaining the output level of the ratio NOR circuit.
FIG. 4 is a circuit diagram showing a second embodiment of the present invention, FIG. 5 is a block diagram showing a conventional example, and FIG. 6 is a circuit diagram of the test circuit shown in FIG. 11...Ratio NOR circuit, 21...
・P channel transistor, 22.23.24...
...N-channel transistor, 26.27...
...Sense amplifier. Agent Patent Attorney Oto 71 Uchihara
Claims (1)
、前記レシオのＮＯＲ回路の出力にしきい値電圧の異な
る２つのセンス・アンプを接続したことを特徴とするデ
コーダのテスト回路。1. A decoder test circuit, characterized in that the output of the decoder corresponds to the input of a ratio NOR circuit, and two sense amplifiers having different threshold voltages are connected to the output of the ratio NOR circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072281A JP2705085B2 (en) | 1988-03-25 | 1988-03-25 | Decoder test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072281A JP2705085B2 (en) | 1988-03-25 | 1988-03-25 | Decoder test circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245623A true JPH01245623A (en) | 1989-09-29 |
| JP2705085B2 JP2705085B2 (en) | 1998-01-26 |
Family
ID=13484743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072281A Expired - Lifetime JP2705085B2 (en) | 1988-03-25 | 1988-03-25 | Decoder test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705085B2 (en) |
-
1988
- 1988-03-25 JP JP63072281A patent/JP2705085B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705085B2 (en) | 1998-01-26 |
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