JPH01243149A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH01243149A JPH01243149A JP63069437A JP6943788A JPH01243149A JP H01243149 A JPH01243149 A JP H01243149A JP 63069437 A JP63069437 A JP 63069437A JP 6943788 A JP6943788 A JP 6943788A JP H01243149 A JPH01243149 A JP H01243149A
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- 238000001514 detection method Methods 0.000 claims description 19
- 230000001568 sexual effect Effects 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004519 grease Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241001122767 Theaceae Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶技術さらには不揮発性記憶装置に
格納されたデータの機密保護に適用して特に有効な技術
に関し、例えば機密保護機能を有するEFROM(イレ
ーザブル アンド プログラマブル リード オンリ
メモリ)に利用して有効な技術に関するものである。
格納されたデータの機密保護に適用して特に有効な技術
に関し、例えば機密保護機能を有するEFROM(イレ
ーザブル アンド プログラマブル リード オンリ
メモリ)に利用して有効な技術に関するものである。
シングルチップ・マイクロコンピュータ(以下、シング
ルチップマイコンと称する)のようなメモリ内蔵のLS
Iにおいて、チップに内蔵されたEPROMのような不
揮発性記憶素子に書き込まれたデータの機密保藤、すな
わち、第3者による不肖なデータの取得を防止したい場
合がある。
ルチップマイコンと称する)のようなメモリ内蔵のLS
Iにおいて、チップに内蔵されたEPROMのような不
揮発性記憶素子に書き込まれたデータの機密保藤、すな
わち、第3者による不肖なデータの取得を防止したい場
合がある。
不揮発性記憶装置に記憶されたデータを保護する方法と
して、例えば通常のデータ記憶を目的とした記憶素子群
(メモリセルアレイ)とは別個に、同じく不揮発性記憶
素子からなるセキ瓢すテイ・レジスタを゛設け、このレ
ジスタの特定ビットの状態によって外部からの記憶素子
群へのアクセスを禁止するようにしたものがある(19
83年3月3日発行、[エレクトロニックデザイン(E
lectronic Design) J −Ppl
23〜pp 128参照)。
して、例えば通常のデータ記憶を目的とした記憶素子群
(メモリセルアレイ)とは別個に、同じく不揮発性記憶
素子からなるセキ瓢すテイ・レジスタを゛設け、このレ
ジスタの特定ビットの状態によって外部からの記憶素子
群へのアクセスを禁止するようにしたものがある(19
83年3月3日発行、[エレクトロニックデザイン(E
lectronic Design) J −Ppl
23〜pp 128参照)。
〔発明が解決しようとする課題〕
しかしながら、不揮発性記憶素子が、記憶情報をしきい
値電圧の変化として記憶しているものにあっては、その
特性上、規格値以上の電源電圧が印加されると、セキ瓢
すティ用のトランジスタが正しく動作せず、前記保穫が
行なわれなくなってしま5%合が存在することが本発明
者の検討によって明らかとなった。
値電圧の変化として記憶しているものにあっては、その
特性上、規格値以上の電源電圧が印加されると、セキ瓢
すティ用のトランジスタが正しく動作せず、前記保穫が
行なわれなくなってしま5%合が存在することが本発明
者の検討によって明らかとなった。
以下、その理由について説明する。
第7図には、EFROMを構成する電気的に誉込みが可
能な不揮発性記憶素子の一例としてのFAMO8(フロ
ーティングゲート・アバランシュ・インジェクション
MOSトランジスタ)の断面構造が示されている。
能な不揮発性記憶素子の一例としてのFAMO8(フロ
ーティングゲート・アバランシュ・インジェクション
MOSトランジスタ)の断面構造が示されている。
第7図において、110はフローティングゲート、11
1はコントロールゲート、112はソース、113はド
レインの各を極である。
1はコントロールゲート、112はソース、113はド
レインの各を極である。
フローティングゲート110−、コントロールゲ−)1
11は、例えば多結晶シリコンで形成され、ソース11
2、ドレイン113はそれぞれP型シリコン基板100
上に形成されたN型領域である。
11は、例えば多結晶シリコンで形成され、ソース11
2、ドレイン113はそれぞれP型シリコン基板100
上に形成されたN型領域である。
フローティングゲート110とソース112、ドレイン
113及び基板100との間は絶縁膜によって隔てられ
、またフローティングゲート110とコントロールゲー
ト111との間も絶膜によって隔てられている。フロー
ティングゲート110は完全に絶縁膜で囲まれ、どこに
も接触されておらず、電位がフローティング状態になっ
ている。
113及び基板100との間は絶縁膜によって隔てられ
、またフローティングゲート110とコントロールゲー
ト111との間も絶膜によって隔てられている。フロー
ティングゲート110は完全に絶縁膜で囲まれ、どこに
も接触されておらず、電位がフローティング状態になっ
ている。
次表は、第7図の記憶素子の各動作における電極への印
加電圧を示す。表1に示すような電圧条件を記憶素子の
各電極に与えることにより、′0”または1″の書込み
およびその読出しが行なわれる。
加電圧を示す。表1に示すような電圧条件を記憶素子の
各電極に与えることにより、′0”または1″の書込み
およびその読出しが行なわれる。
表 1
まず、′0”書込み動作は、基板100及びソース11
2を接地点に接続し、ドレイン113及びコントロール
ゲート111に、高電圧Vpp (flJえば12.5
V)を与えることにより行なう。このときソース112
とドレイン113の間に電位勾配が生じ、この電界によ
りて電子が加速され、ゲート絶縁膜のエネルギ障壁を越
えることが可能なエネルギを得た電子が、コントロール
ゲート111の電位にひかれて、フローティングゲート
110にとび込む。70−ティングゲート110中では
、電子は絶縁膜のエネルギ障壁に取り囲まれ安定に存在
する。
2を接地点に接続し、ドレイン113及びコントロール
ゲート111に、高電圧Vpp (flJえば12.5
V)を与えることにより行なう。このときソース112
とドレイン113の間に電位勾配が生じ、この電界によ
りて電子が加速され、ゲート絶縁膜のエネルギ障壁を越
えることが可能なエネルギを得た電子が、コントロール
ゲート111の電位にひかれて、フローティングゲート
110にとび込む。70−ティングゲート110中では
、電子は絶縁膜のエネルギ障壁に取り囲まれ安定に存在
する。
@1”沓込み動作では、基板100及びソース112を
接地点に接続し、ドレイン113に高電圧vppを、ま
たコントロールゲート111には電源電圧Vcc(例え
ば5V)をそれぞれ与える。この場合には、コントロー
ルゲート111の電位が低いためにフローティンググー
)1110への電子の飛込みは起こらず、誉込み動作以
前と同じ状態を保持する。
接地点に接続し、ドレイン113に高電圧vppを、ま
たコントロールゲート111には電源電圧Vcc(例え
ば5V)をそれぞれ与える。この場合には、コントロー
ルゲート111の電位が低いためにフローティンググー
)1110への電子の飛込みは起こらず、誉込み動作以
前と同じ状態を保持する。
特に制限はされないが、以下前記フローティングゲート
110に電子を蓄えている状態を0”、電子を蓄えてい
ない状態を11“と呼ぶ。
110に電子を蓄えている状態を0”、電子を蓄えてい
ない状態を11“と呼ぶ。
ところで、記憶情報の消去は紫外線照射によって行なわ
れる。70−テイングゲー)110中の電子は、紫外線
によってエネルギを得て、コントロールゲート外部へ飛
び出し、記憶素子は@1”状態となる。
れる。70−テイングゲー)110中の電子は、紫外線
によってエネルギを得て、コントロールゲート外部へ飛
び出し、記憶素子は@1”状態となる。
また、読出しは、基板100及びソース112を接地点
に接続し、コントロールゲート111に電源電圧VCC
を与えることにより行なう。この電圧条件下で、ドレイ
ン113にデータが出力される。
に接続し、コントロールゲート111に電源電圧VCC
を与えることにより行なう。この電圧条件下で、ドレイ
ン113にデータが出力される。
第8図は、第7図の記憶素子の基本特性図である。Va
はコントロールゲート111の入力電圧、I8D はソ
ース及びドレイン間の電圧である。
はコントロールゲート111の入力電圧、I8D はソ
ース及びドレイン間の電圧である。
11″状態の記憶素子は、VQが約IV程度で、Isn
が流れ始めるのに対して、“0”状態の記憶素子は、
フローティングゲート11oの蓄えている電子の負電圧
分だけシフトし、約7V〜10■にならないとI8Dは
流れない。従って、読出し時にコントロールゲート11
1に印加される電圧VGを5Vとすると、1″(未書込
み)状態の記憶素子は導通(オン)するが′0”<i込
み)状態の記憶素子は非導通(オフ)となり、これによ
って記憶情報の読み取りができる。
が流れ始めるのに対して、“0”状態の記憶素子は、
フローティングゲート11oの蓄えている電子の負電圧
分だけシフトし、約7V〜10■にならないとI8Dは
流れない。従って、読出し時にコントロールゲート11
1に印加される電圧VGを5Vとすると、1″(未書込
み)状態の記憶素子は導通(オン)するが′0”<i込
み)状態の記憶素子は非導通(オフ)となり、これによ
って記憶情報の読み取りができる。
しかしながら、コントロールゲート111に印加される
電圧を十分に高く(例えば10v)すると、記憶素子の
1″または′0”状態によらず、導通(オン)すること
になる。
電圧を十分に高く(例えば10v)すると、記憶素子の
1″または′0”状態によらず、導通(オン)すること
になる。
第9図に、第7図の不揮発性記憶素子を用いて機密保護
を行なった不揮発性記憶装置の一例を示す。第9図に示
す回路は、本発明者が本発明に先立りて構成し、検討し
た回路である。
を行なった不揮発性記憶装置の一例を示す。第9図に示
す回路は、本発明者が本発明に先立りて構成し、検討し
た回路である。
第9図において、51はマトリックス状に配設された不
揮発性記憶素子群、52は入出力回路、53は外部入出
力端子、54はスイッチ用NチャンネルMOSトランジ
スタ、11はセキュリティ用不揮発性記憶素子(トラン
ジスタ)、12は抵抗、13はインバータである。
揮発性記憶素子群、52は入出力回路、53は外部入出
力端子、54はスイッチ用NチャンネルMOSトランジ
スタ、11はセキュリティ用不揮発性記憶素子(トラン
ジスタ)、12は抵抗、13はインバータである。
セキュリティ用トランジスタ11は、不揮発性記憶素子
群51に対する機密保護が必要とされる場合に、前記し
た方法で書込みが行なわれ、トランジスタが0”(書込
み)状態とされる。この場合、インバータ13の入力は
ハイレベル″’H″になり、スイッチ用トランジスタ5
4のゲート入力はロウレベル″L”となって、スイッチ
(54)はオフされる。これにより、外部とのデータの
入出力は禁止される。
群51に対する機密保護が必要とされる場合に、前記し
た方法で書込みが行なわれ、トランジスタが0”(書込
み)状態とされる。この場合、インバータ13の入力は
ハイレベル″’H″になり、スイッチ用トランジスタ5
4のゲート入力はロウレベル″L”となって、スイッチ
(54)はオフされる。これにより、外部とのデータの
入出力は禁止される。
一方、機密保護が必要とされない場合には、セキュリテ
ィ用トランジスタ11は1″(未書込み)状態にされる
。この場合、インバータ13の入力はL”と々リスイッ
チ用トランジスタ54のゲート入力はI Hnとなって
、スイッチはオンされる。これにより、不揮発性記憶素
子群51と外部とのデータの入出力が、外部入出力端子
53を介して可能となる。
ィ用トランジスタ11は1″(未書込み)状態にされる
。この場合、インバータ13の入力はL”と々リスイッ
チ用トランジスタ54のゲート入力はI Hnとなって
、スイッチはオンされる。これにより、不揮発性記憶素
子群51と外部とのデータの入出力が、外部入出力端子
53を介して可能となる。
第9図の機密保護方式においては、電源電圧を規格最大
値以上とすると、前記のようにセキュリティ用トランジ
スタ11が、書込み状態であっても導通(オン)してし
まうため、外部とのデータの入出力が可能となりて機密
保護が行なえなくなってしまうという問題点がある。上
記問題点は、本発明者が本発明に先立って検討した結果
見出された。
値以上とすると、前記のようにセキュリティ用トランジ
スタ11が、書込み状態であっても導通(オン)してし
まうため、外部とのデータの入出力が可能となりて機密
保護が行なえなくなってしまうという問題点がある。上
記問題点は、本発明者が本発明に先立って検討した結果
見出された。
本発明の目的は、記憶情報に対する機密保護機能を有す
る不揮発性記憶装置において、規格外の電源電圧が印加
されることによる不正に機密保護が解除されるのを有効
に防止できるようにすることにある。
る不揮発性記憶装置において、規格外の電源電圧が印加
されることによる不正に機密保護が解除されるのを有効
に防止できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、セキュリティ用不揮発性記憶素子と電源電圧
検出回路を設け、前記セキ島すティ用不揮発性記憶累子
に保護情報を記憶すると共に、規格外の電源電圧が印加
された場合に、前記電源電圧検出回路からの信号によっ
てセキュリティ用不揮発性記憶素子の待つ保護情報の出
力を禁止、またはセキュリティ用不揮発性記憶素子の制
御端子に対する規格外の電源電圧の印加を阻止するなど
の制御を行なうようにするものである。
検出回路を設け、前記セキ島すティ用不揮発性記憶累子
に保護情報を記憶すると共に、規格外の電源電圧が印加
された場合に、前記電源電圧検出回路からの信号によっ
てセキュリティ用不揮発性記憶素子の待つ保護情報の出
力を禁止、またはセキュリティ用不揮発性記憶素子の制
御端子に対する規格外の電源電圧の印加を阻止するなど
の制御を行なうようにするものである。
上記した手段によれば、規格外の電源電圧が印加されて
も、セキュリティ用不揮発性記憶素子の記憶情報を正し
く使用できるようにして、機密保護機能を有する不揮発
性記憶装置における機密性を高めるという目的を達成す
ることができる。
も、セキュリティ用不揮発性記憶素子の記憶情報を正し
く使用できるようにして、機密保護機能を有する不揮発
性記憶装置における機密性を高めるという目的を達成す
ることができる。
第1図には、本発明をEFROMに適用した場合の一実
施例が示されている。
施例が示されている。
第1図において、21は電源電圧検出用NチャネルMO
Sトランジスタ、23は2人力AND回路からなる論理
ゲートであり、トランジスタ21のゲート端子には電源
電圧Vccが印加される。そして、上記電源電圧検出用
トランジスタ21は、電源電圧VCCが規格最大値以下
では、オフ状態となり、規格最大値よりも高(書込み状
態にあるセキエリティ用トランジスタが導通してしまう
電圧よりも低い電圧で、オフ状態からオン状態に変化す
るように構成されている。
Sトランジスタ、23は2人力AND回路からなる論理
ゲートであり、トランジスタ21のゲート端子には電源
電圧Vccが印加される。そして、上記電源電圧検出用
トランジスタ21は、電源電圧VCCが規格最大値以下
では、オフ状態となり、規格最大値よりも高(書込み状
態にあるセキエリティ用トランジスタが導通してしまう
電圧よりも低い電圧で、オフ状態からオン状態に変化す
るように構成されている。
すなわち、′電源電圧検出用トランジスタ21とセキエ
リティ用トランジスタ11の特性図を示す俯2図のよう
に、電源電圧検出用トランジスタ21のしきい値電圧は
電源電圧の規格最大値より大きく、セキエリティ用トラ
ンジスタ11の書込み状態のしきい値電圧の最小値より
小さく設定されている。セキュリティ用トランジスタ1
1のコントロールゲート端子にも、電源電圧■coが印
加される。
リティ用トランジスタ11の特性図を示す俯2図のよう
に、電源電圧検出用トランジスタ21のしきい値電圧は
電源電圧の規格最大値より大きく、セキエリティ用トラ
ンジスタ11の書込み状態のしきい値電圧の最小値より
小さく設定されている。セキュリティ用トランジスタ1
1のコントロールゲート端子にも、電源電圧■coが印
加される。
従って、本実施例においては、電源電圧VOOが規格を
満足していれば、常に電源電圧検出用トランジスタ21
はオフ状態にされる。これによって、トランジスタ21
と抵抗22との接続ノードの電位がvccレベルとなり
、論理ゲート23の一方の入力が@H”となる。この状
態で、セキエリティ用トランジスタ11が未書込みであ
れば、トランジスタ11はオンされて、トランジスタ1
1と抵抗12との接続ノードの電位が接地電位(ロウレ
ベル)となる。その結果、論理ゲート23の出力は′H
”となって、スイッチ用トランジスタ54がオンされる
。これに対し、セキュリティ用トランジスタ11が書込
み状態(機密保護状態)であれば、トランジスタ11が
オフされて論理ゲート23の2つの入力はともに”H”
となりイスイッチ用トランジスタ54のゲート入力は”
L″となって、スイッチはオフされ、不揮発性記憶素子
群51と外部入出力端子53間のデータの入出力が阻止
される。
満足していれば、常に電源電圧検出用トランジスタ21
はオフ状態にされる。これによって、トランジスタ21
と抵抗22との接続ノードの電位がvccレベルとなり
、論理ゲート23の一方の入力が@H”となる。この状
態で、セキエリティ用トランジスタ11が未書込みであ
れば、トランジスタ11はオンされて、トランジスタ1
1と抵抗12との接続ノードの電位が接地電位(ロウレ
ベル)となる。その結果、論理ゲート23の出力は′H
”となって、スイッチ用トランジスタ54がオンされる
。これに対し、セキュリティ用トランジスタ11が書込
み状態(機密保護状態)であれば、トランジスタ11が
オフされて論理ゲート23の2つの入力はともに”H”
となりイスイッチ用トランジスタ54のゲート入力は”
L″となって、スイッチはオフされ、不揮発性記憶素子
群51と外部入出力端子53間のデータの入出力が阻止
される。
一方、電源電圧VCCを規格最大値以上に上げて行くと
、書込み状態のセキュリティ用トランジスタ11よりも
先に電源電圧検出用トランジスタ21が導通(オン)し
、論理ゲート23の一方の入力は常に”L”となり、他
方の入力に拘らず論理ゲート23の出力がL”になりて
、スイッチ用トランジスタ54はオフされる。これによ
って、電源電圧■ccが規格以上に高くされると、セキ
ュリティ用トランジスタ11の書込み、未書込み状態に
よらず記憶情報の外部への読出しが禁止され、不正に機
密保護が解除されるのを防止することができるようにな
る。
、書込み状態のセキュリティ用トランジスタ11よりも
先に電源電圧検出用トランジスタ21が導通(オン)し
、論理ゲート23の一方の入力は常に”L”となり、他
方の入力に拘らず論理ゲート23の出力がL”になりて
、スイッチ用トランジスタ54はオフされる。これによ
って、電源電圧■ccが規格以上に高くされると、セキ
ュリティ用トランジスタ11の書込み、未書込み状態に
よらず記憶情報の外部への読出しが禁止され、不正に機
密保護が解除されるのを防止することができるようにな
る。
第3図は、本発明に係るEFROMの他の実施例を示す
構成図である。
構成図である。
第3図において、31は負荷MO8)ランジスタ、32
1.322は抵抗である。上記負荷MOSトランジスタ
31は、Pチャネル形で構成され、ドレイン端子とゲー
ト端子が接続されることにより、常時オン状態にされて
いる。トランジスタ31と抵抗321.332は、Ve
cと接地点との間に直列に接続され、抵抗分圧回路を構
成している。
1.322は抵抗である。上記負荷MOSトランジスタ
31は、Pチャネル形で構成され、ドレイン端子とゲー
ト端子が接続されることにより、常時オン状態にされて
いる。トランジスタ31と抵抗321.332は、Ve
cと接地点との間に直列に接続され、抵抗分圧回路を構
成している。
331.332はこの抵抗分圧された電圧Vn4、Vn
、 を入力とするインバータ、34.35は、上記イ
ンバータの出力信号を入力とするAND回路からなる論
理ゲートである。
、 を入力とするインバータ、34.35は、上記イ
ンバータの出力信号を入力とするAND回路からなる論
理ゲートである。
上記インバータ331.332は電源電圧VCCの規格
最小値・最大値をそれぞれ検出し、電源電圧v0゜が規
格値を満足している場合にかぎり、論理ゲート34の出
力信号がH”になるように各素子の定数が設定されてい
る。
最小値・最大値をそれぞれ検出し、電源電圧v0゜が規
格値を満足している場合にかぎり、論理ゲート34の出
力信号がH”になるように各素子の定数が設定されてい
る。
第4図に、上記インバータ331.332の特性を示す
。
。
電源電圧Vccの変化に伴い、インバータ331.33
2の特性を示す。
2の特性を示す。
電源電圧V。Cの変化に伴い、インバータ331.33
2の論理しきい値も変化し、インバータの入力電圧が論
理しきい値以下であれば′H”が、また論理しきい値以
上であれば′L”が出力される。
2の論理しきい値も変化し、インバータの入力電圧が論
理しきい値以下であれば′H”が、また論理しきい値以
上であれば′L”が出力される。
ここで、インバータ3310入力電圧は、電源電圧VC
Cかも負荷トランジスタ31による電圧降下分を差し引
いた値となり、インバータ3320入力電圧は、更に抵
抗321による電圧降下分を差し引いた値となる。電源
電圧■。Cの上昇に従い、抵抗分圧回路で発生される分
圧も高くガリ、インバータの入力電圧が上昇し、先ず、
インバータ331の入力電圧が論理しきい値に達し、イ
ンバータ331の出力は@ Hnから”L”に変化する
。
Cかも負荷トランジスタ31による電圧降下分を差し引
いた値となり、インバータ3320入力電圧は、更に抵
抗321による電圧降下分を差し引いた値となる。電源
電圧■。Cの上昇に従い、抵抗分圧回路で発生される分
圧も高くガリ、インバータの入力電圧が上昇し、先ず、
インバータ331の入力電圧が論理しきい値に達し、イ
ンバータ331の出力は@ Hnから”L”に変化する
。
更に電源電圧vccを上昇させると、インバータ332
0入力電圧が論理しきい値に達し、インバータ332の
出力は′H”から@L″に変化する。
0入力電圧が論理しきい値に達し、インバータ332の
出力は′H”から@L″に変化する。
しかも、インバータ331.332の入力電圧は、負荷
トランジスタ31の特性及び抵抗321.322の抵抗
値によって自由に設定可能であり、本実施例においては
、前記インバータ331.332の出力変化時の電源電
圧値(論理しきい値)を、それぞれ電源電圧VCCの規
格最小値、最大値と一致させている。従って、電源電圧
VCCが規格値を満足している場合には、インバータ3
31.332の出力は、それぞれ′L”と′″H”であ
り、論理ゲート34から論理ゲート35の一方の入力端
子に対して1H”レベルの信号が出力される。
トランジスタ31の特性及び抵抗321.322の抵抗
値によって自由に設定可能であり、本実施例においては
、前記インバータ331.332の出力変化時の電源電
圧値(論理しきい値)を、それぞれ電源電圧VCCの規
格最小値、最大値と一致させている。従って、電源電圧
VCCが規格値を満足している場合には、インバータ3
31.332の出力は、それぞれ′L”と′″H”であ
り、論理ゲート34から論理ゲート35の一方の入力端
子に対して1H”レベルの信号が出力される。
そのため前記実施例同様に、セキュリティ用トランジス
タ11の状態によって、それが書込み状態″0”であれ
ば入出力阻止用トランジスタ54がオフされ、未書込み
状態11”であればトランジスタ54がオンされること
で機密保i1!(入出力阻止)を行なうが、行なわない
かが決定される。
タ11の状態によって、それが書込み状態″0”であれ
ば入出力阻止用トランジスタ54がオフされ、未書込み
状態11”であればトランジスタ54がオンされること
で機密保i1!(入出力阻止)を行なうが、行なわない
かが決定される。
一方、電源電圧Va。が規格最小値以下の場合には、イ
ンバータ331.332の出力はいずれも’H”レベル
にされ、電源電圧V0゜が規格最大値以上の場合には、
インバータ331.332の出力はいずれも′L”とな
る。しかるに、いずれの場合にも、論理ゲート34の出
力は′L”となり、論理ゲート35の出力は強制的に′
L″にされるので、前記実施例と同様にセキュリティ用
トランジスタ11の状態によらず、トランジスタ54が
オフされて機密保護が行なわれ、規格以外の電圧を印加
して不正に機密保護を解除しようとする試みが防止され
る。
ンバータ331.332の出力はいずれも’H”レベル
にされ、電源電圧V0゜が規格最大値以上の場合には、
インバータ331.332の出力はいずれも′L”とな
る。しかるに、いずれの場合にも、論理ゲート34の出
力は′L”となり、論理ゲート35の出力は強制的に′
L″にされるので、前記実施例と同様にセキュリティ用
トランジスタ11の状態によらず、トランジスタ54が
オフされて機密保護が行なわれ、規格以外の電圧を印加
して不正に機密保護を解除しようとする試みが防止され
る。
第5図は、本発明に係るEPROMの第3の実施例を示
す構成図である。
す構成図である。
第5図において、411はPチャネル形の負荷MO8)
ランジスタ、412はNチャネル形の負荷MO8)ラン
ジスタ、421.422は抵抗、43はオン・オフトラ
ンジスタである。
ランジスタ、412はNチャネル形の負荷MO8)ラン
ジスタ、421.422は抵抗、43はオン・オフトラ
ンジスタである。
MOS)ランジスタ411と412は導電型の違いはあ
るが、各々ゲートとドレイン端子が接続され、抵抗とし
て作用するようにされており、このうちトランジスタ4
11は抵抗422と直列に接続され、抵抗分圧回路を構
成している。また、トランジスタ43のドレイン端子と
VeCとの間には負荷MO8)ランジスタ412と抵抗
422が直列に接続されて、電圧クランプ回路を構成し
ている。
るが、各々ゲートとドレイン端子が接続され、抵抗とし
て作用するようにされており、このうちトランジスタ4
11は抵抗422と直列に接続され、抵抗分圧回路を構
成している。また、トランジスタ43のドレイン端子と
VeCとの間には負荷MO8)ランジスタ412と抵抗
422が直列に接続されて、電圧クランプ回路を構成し
ている。
そして、この電圧クランプ回路で発生された電圧がセキ
ュリティ用トランジスタ11のゲート端子に印加され、
ゲート電圧が一定値以上には上昇しないようにされてい
る。
ュリティ用トランジスタ11のゲート端子に印加され、
ゲート電圧が一定値以上には上昇しないようにされてい
る。
第6図に、セキュリティ用トランジスタ11のゲート端
子に入力される電圧クランプ回路の出力電圧の特性を示
す。
子に入力される電圧クランプ回路の出力電圧の特性を示
す。
オン・オフトランジスタ43のゲート入力電圧は、電源
電圧■。Cから負荷トランジスタ411による電圧下降
分を差し引いた値となる。電源電圧Vccが充分に低い
場合、オン・オフトランジスタ43はオフ状態であり、
抵抗422には電流が流れず、抵抗422による電圧降
下はゼロであって、セキュリティ用トランジスタ11の
ゲート入力電圧は、電源電圧Vccに等しい。wL源電
圧Vccが上昇すると、オン・オフトランジスタ43の
ゲート入力電圧もこれに比例して上昇し、オン・オフト
ランジスタ43のしきい値電圧に達すると、オン・オフ
トランジスタ43が導通(オン)され、電流が流れる。
電圧■。Cから負荷トランジスタ411による電圧下降
分を差し引いた値となる。電源電圧Vccが充分に低い
場合、オン・オフトランジスタ43はオフ状態であり、
抵抗422には電流が流れず、抵抗422による電圧降
下はゼロであって、セキュリティ用トランジスタ11の
ゲート入力電圧は、電源電圧Vccに等しい。wL源電
圧Vccが上昇すると、オン・オフトランジスタ43の
ゲート入力電圧もこれに比例して上昇し、オン・オフト
ランジスタ43のしきい値電圧に達すると、オン・オフ
トランジスタ43が導通(オン)され、電流が流れる。
このときのセキュリティ用トランジスタ11のゲート入
力電圧は、負荷トランジスタ412及びオン・オフトラ
ンジスタ43の保持する電圧によって決定され、電源電
圧Vccによらない一定値となる。前記一定値は、負荷
トランジスタ412及びオン・オフトランジスタ43の
特性によって、任意に設定可能であり、本実施例におい
ては、セキュリティ用トランジスタ11の書込み状態の
しきい値電圧値Vth■以下、未書込み状態のしきい値
電圧値VthL以上に設定されている。
力電圧は、負荷トランジスタ412及びオン・オフトラ
ンジスタ43の保持する電圧によって決定され、電源電
圧Vccによらない一定値となる。前記一定値は、負荷
トランジスタ412及びオン・オフトランジスタ43の
特性によって、任意に設定可能であり、本実施例におい
ては、セキュリティ用トランジスタ11の書込み状態の
しきい値電圧値Vth■以下、未書込み状態のしきい値
電圧値VthL以上に設定されている。
そのため、電源電圧vecを規格以上に上昇させても、
セキュリティ用トランジスタ11のゲート入力電圧″+
Hnは一定以上高くならず、書込み状態のいかんにか
かわらず導通されてしまうようなことがない。
セキュリティ用トランジスタ11のゲート入力電圧″+
Hnは一定以上高くならず、書込み状態のいかんにか
かわらず導通されてしまうようなことがない。
このようにして、電源電圧Vcoを規格以上とすること
による機密保護の不正解除が防止されている。
による機密保護の不正解除が防止されている。
以上説明したように上記実施例は、セキュリティ用不揮
発性記憶素子と電源電圧検出回路を設け、前記セキュリ
ティ用不揮発性記憶素子に保護情報を記憶すると共に、
規格外の電源電圧が印那された場合に、前記電源電圧検
出回路からの信号によってセキ、 IJティ用不揮発性
記憶素子の持つ保護情報の出力を禁止、またはセキュリ
ティ用不揮発性記憶素子の制御端子に対する規格外の電
源電圧の印加を阻止するなどの制御を行なうようにした
ので、規格外の電源電圧が印加されても、セキエリティ
用不揮発性記憶素子の記憶情報が正しく使用されるとい
う作用により、機密保護機能を有する不揮発性記憶装置
における機密性が向上されるという効果がある。
発性記憶素子と電源電圧検出回路を設け、前記セキュリ
ティ用不揮発性記憶素子に保護情報を記憶すると共に、
規格外の電源電圧が印那された場合に、前記電源電圧検
出回路からの信号によってセキ、 IJティ用不揮発性
記憶素子の持つ保護情報の出力を禁止、またはセキュリ
ティ用不揮発性記憶素子の制御端子に対する規格外の電
源電圧の印加を阻止するなどの制御を行なうようにした
ので、規格外の電源電圧が印加されても、セキエリティ
用不揮発性記憶素子の記憶情報が正しく使用されるとい
う作用により、機密保護機能を有する不揮発性記憶装置
における機密性が向上されるという効果がある。
第10図には、この発明が適用された1チツプマイクロ
コンピユータの一実施例のブロック図が示されている。
コンピユータの一実施例のブロック図が示されている。
同図において、破線で囲まれた部分は集積回路LSIで
あり、ここに形成された各回路ブロックは、全体として
1チツプマイクロコンピユータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような1
個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
1チツプマイクロコンピユータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような1
個の半導体基板上において形成される。
記号CPUで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示されてい
る。
あり、その主要構成ブロックが代表として例示されてい
る。
Aはアキュムレータ、Xはインデックスレジスタ、CC
はコンデイションコードレジスタ、SPはスタックポイ
ンタ、PCH,PCLはプログラムカウンタ、CPU−
C0NTはCPUコントローラ、ALUは算術論理演算
ユニットである。
はコンデイションコードレジスタ、SPはスタックポイ
ンタ、PCH,PCLはプログラムカウンタ、CPU−
C0NTはCPUコントローラ、ALUは算術論理演算
ユニットである。
このようなマイクロプロセッサCPUの構成は、例えば
、■オーム社から昭和53年4月10に発行された「マ
イクロコンビーータの基礎」矢田光治著によって公知で
あるので、その詳細な説明を省略する。
、■オーム社から昭和53年4月10に発行された「マ
イクロコンビーータの基礎」矢田光治著によって公知で
あるので、その詳細な説明を省略する。
記号I10で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号工で示されているのは、入力専用ポートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号工で示されているのは、入力専用ポートである。
入出カポ−)Iloに接続される信号線には、入出力阻
止用のスイッチ回路SWが設けられる。上記スイッチ回
路SWには、第1図に示す様な入出力阻止用トランジス
タ54が含まれる。入出力阻止用スイッチ回路SWは第
1図、第3図及び第5図に示す様な本発明に係る回路に
より制御される。なお、上記スイッチ回路SWと同機能
を有する入出力阻止回路を入出カポ−)I10内に設け
、これを本発明に係る回路により制御するものであって
もよい。この場合、入出カポ−)I10100動作が制
御されることになる。
止用のスイッチ回路SWが設けられる。上記スイッチ回
路SWには、第1図に示す様な入出力阻止用トランジス
タ54が含まれる。入出力阻止用スイッチ回路SWは第
1図、第3図及び第5図に示す様な本発明に係る回路に
より制御される。なお、上記スイッチ回路SWと同機能
を有する入出力阻止回路を入出カポ−)I10内に設け
、これを本発明に係る回路により制御するものであって
もよい。この場合、入出カポ−)I10100動作が制
御されることになる。
記号O8Cで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Xtal を利
用して高精度の基準周波数個゛号を形成する。この基準
周波数信号により、マイクロプロセッサCPUにおいて
必要とされるクロックパルスが形成される。また、上記
基準周波数信号は、タイマーの基準時間パルスとしても
用いられる。
制限されないが、外付される水晶振動子Xtal を利
用して高精度の基準周波数個゛号を形成する。この基準
周波数信号により、マイクロプロセッサCPUにおいて
必要とされるクロックパルスが形成される。また、上記
基準周波数信号は、タイマーの基準時間パルスとしても
用いられる。
このタイマーは、カウンタC0UT、グリスケーラPR
及びコントローラCON Tとによって構成される。
及びコントローラCON Tとによって構成される。
記号RAMで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号EPROMで示されているのは、エレクトリカリ・
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
以上の各回路ブロックは、マイクロプロセッサCPUを
中心としバスBUSによって相互に接続されている。こ
のバスBUSには、データバスとアドレスバスとが含ま
れるものである。なお、上記ハスBUSの内、アドレス
バスADDは、EPROMに対する書込み動作等のため
に、外部端子に結合されている。
中心としバスBUSによって相互に接続されている。こ
のバスBUSには、データバスとアドレスバスとが含ま
れるものである。なお、上記ハスBUSの内、アドレス
バスADDは、EPROMに対する書込み動作等のため
に、外部端子に結合されている。
この実施例のマイクロコンビエータにおいては、上記E
FROMを用いることから、その書込み等の制御回路W
CONが設ゆられる。特に制限されないが、この制御回
路WCONは、外部端子VPPから供給された電圧レベ
ルを識別して、書き込み/読み出し動作モードの制御や
、その書き込み高電圧を上記EFROMに供給する。例
えば、外部端子Vl)pから内部電源電圧Vccのよう
な比較的低い電圧(5■)又は回路の接地電位が供給さ
れると、内蔵の電圧レベル検出回路によってロウレベル
の識別信号が形成される。このロウレベルの信号は、例
えば、CPUによってEFROMが選択された時に読み
出し動作モードにするために利用される。一方、外部端
子VppからEPROMの書き込み用の高電圧(例えば
約12V)が供給されると、上記電圧レベル検出回路に
よってハイレベルの識別信号が形成される。このハイレ
ベルの信号は、例えば、EFROMのデータ入力バッフ
ァを動作状態にするとともに、データバスから供給され
た情報に従い、上記高電圧Vl)りを利用して形成され
た論理″0”の書き込み高レベル信号を加工形成して、
選択されたメモリセル(コントロールゲートと70−テ
ィングゲートを持つスタックドゲート構造の不揮発性記
憶素子)に論理″′0”の書き込みを行う。なお、この
時には、EFROMには外部からアドレス信号が直接供
給されるものである。
FROMを用いることから、その書込み等の制御回路W
CONが設ゆられる。特に制限されないが、この制御回
路WCONは、外部端子VPPから供給された電圧レベ
ルを識別して、書き込み/読み出し動作モードの制御や
、その書き込み高電圧を上記EFROMに供給する。例
えば、外部端子Vl)pから内部電源電圧Vccのよう
な比較的低い電圧(5■)又は回路の接地電位が供給さ
れると、内蔵の電圧レベル検出回路によってロウレベル
の識別信号が形成される。このロウレベルの信号は、例
えば、CPUによってEFROMが選択された時に読み
出し動作モードにするために利用される。一方、外部端
子VppからEPROMの書き込み用の高電圧(例えば
約12V)が供給されると、上記電圧レベル検出回路に
よってハイレベルの識別信号が形成される。このハイレ
ベルの信号は、例えば、EFROMのデータ入力バッフ
ァを動作状態にするとともに、データバスから供給され
た情報に従い、上記高電圧Vl)りを利用して形成され
た論理″0”の書き込み高レベル信号を加工形成して、
選択されたメモリセル(コントロールゲートと70−テ
ィングゲートを持つスタックドゲート構造の不揮発性記
憶素子)に論理″′0”の書き込みを行う。なお、この
時には、EFROMには外部からアドレス信号が直接供
給されるものである。
また、この実施例の集積回路LSIは、例えば、その全
体がプラスチックパッケージ等により封止される。した
がって、上記パッケージングが行われ後は内蔵のEFR
OMは、その消去動作が不能にされる。
体がプラスチックパッケージ等により封止される。した
がって、上記パッケージングが行われ後は内蔵のEFR
OMは、その消去動作が不能にされる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば電源電圧検出用の
具体的回路は、上記実施例に限定されるものではな(、
上記実施例と同様な動作を行なうものであれば何でもよ
い。各回路ブロックの具体的回路も、上記実施例におけ
る回路と同様な動作を行なうものであればよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば電源電圧検出用の
具体的回路は、上記実施例に限定されるものではな(、
上記実施例と同様な動作を行なうものであれば何でもよ
い。各回路ブロックの具体的回路も、上記実施例におけ
る回路と同様な動作を行なうものであればよい。
また、第10図に示す様に不揮発性記憶装置と他の機能
を有する回路装置を、同一の半導体基板上に形成するこ
とも可能である。この場合、機密保睦の形態は、第10
図に示す様に同一基板上の回路装置とのデータの入出力
は許可し、外部との入出力を禁止するようなものであっ
てもよい。
を有する回路装置を、同一の半導体基板上に形成するこ
とも可能である。この場合、機密保睦の形態は、第10
図に示す様に同一基板上の回路装置とのデータの入出力
は許可し、外部との入出力を禁止するようなものであっ
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROM装置に適
用したものについて説明したが、この発明はそれに限定
されるものでなく、EEPROM(エレクトリカリ・イ
レーザブルFROM)装置その他年揮発性記憶装置一般
に利用することができる。
をその背景となった利用分野であるEPROM装置に適
用したものについて説明したが、この発明はそれに限定
されるものでなく、EEPROM(エレクトリカリ・イ
レーザブルFROM)装置その他年揮発性記憶装置一般
に利用することができる。
第1図は、本発明をEPROMに適用した場合の第1の
実施例を示す回路構成図、 第2図は、第1の実施例の電源電圧検出手段の特性を示
すグラフ、 第3図は、本発明に係るEPROMの第2の実施例を示
す回路構成図、 第4図は、第2の実施例の電源電圧検出回路の特性を示
すグラフ、 塘5図は、本発明に係るEPROMの第3の実施例を示
す回路構成図、 第6図は、第3の実施例の電源電圧検出回路の特性を示
すグラフ、 第7図は、EPROMを構成する不揮発性記憶素子の断
面図、 第8図は不揮発性記憶素子の特性を示すグラフ、第9図
は、本発明に先立りて本発明者によって提案されたセキ
ュリティ用記憶素子を有する不揮発性記憶装置の回路構
成図、 第10図は、本発明が適用されたgPROM内蔵マイ内
蔵マイクロコンビジータク図である。 Ilo・・・入出力ポート、SW・・・スイッチ回路、
O20・・・発振回路、■・・・入力専用ボート、Xt
al・・・水晶振動子、C0UT・・・カウンタ、PR
・・・グリスケーラ、C0NT・・・コントローラ、A
DD中アドアドレスバスOON・・・制御回路、A・・
・アキュムレータ、X・・・インデックスレジスタ、C
C・・・コンデイションコードレジスタ、SP・・・ス
タックボインタ、PCH,PCL・・・プログラムカウ
ンタ、CPU−C0NT・・・コントローラ、ALU−
算術論理演算ユニット。 λや一帖 − (’Jff 〔(ト) 〔 凶 q 味
実施例を示す回路構成図、 第2図は、第1の実施例の電源電圧検出手段の特性を示
すグラフ、 第3図は、本発明に係るEPROMの第2の実施例を示
す回路構成図、 第4図は、第2の実施例の電源電圧検出回路の特性を示
すグラフ、 塘5図は、本発明に係るEPROMの第3の実施例を示
す回路構成図、 第6図は、第3の実施例の電源電圧検出回路の特性を示
すグラフ、 第7図は、EPROMを構成する不揮発性記憶素子の断
面図、 第8図は不揮発性記憶素子の特性を示すグラフ、第9図
は、本発明に先立りて本発明者によって提案されたセキ
ュリティ用記憶素子を有する不揮発性記憶装置の回路構
成図、 第10図は、本発明が適用されたgPROM内蔵マイ内
蔵マイクロコンビジータク図である。 Ilo・・・入出力ポート、SW・・・スイッチ回路、
O20・・・発振回路、■・・・入力専用ボート、Xt
al・・・水晶振動子、C0UT・・・カウンタ、PR
・・・グリスケーラ、C0NT・・・コントローラ、A
DD中アドアドレスバスOON・・・制御回路、A・・
・アキュムレータ、X・・・インデックスレジスタ、C
C・・・コンデイションコードレジスタ、SP・・・ス
タックボインタ、PCH,PCL・・・プログラムカウ
ンタ、CPU−C0NT・・・コントローラ、ALU−
算術論理演算ユニット。 λや一帖 − (’Jff 〔(ト) 〔 凶 q 味
Claims (1)
- 【特許請求の範囲】 1、複数の外部端子と、 複数の不揮発性記憶素子と、 上記複数の外部端子の一部に供給される電源電圧の電圧
レベルを検出するための電源電圧レベル検出手段と、 上記複数の不揮発性記憶素子の一部に書込まれた情報を
上記複数の外部端子の他の一部に読出されることを禁止
するための読出し禁止手段とを含み、 上記読出し禁止手段は、上記複数の不揮発性記憶素子の
他の一部から得られる読出し制御情報と上記電源電圧レ
ベル検出手段から得られる電圧レベル情報とに基づいて
制御されることを特徴とする不揮発性記憶装置。 2、上記読出し禁止手段は、上記電圧レベルが所定の電
圧よりも大きい場合に、上記読出し制御情報の内容にか
かわらず、読出しを禁止することを特徴とする特許請求
の範囲第1項記載の不揮発性記憶装置。 3、上記複数の不揮発性記憶素子は、コントロールゲー
ト下に電荷を蓄積させるか否かによってしきい値電圧が
変化されるようにされたスタックドゲート型トランジス
タにより構成されてなることを特徴とする特許請求の範
囲第2項記載の不揮発性記憶装置。 4、上記読出し制御情報を有する不揮発性記憶素子のコ
ントロールゲートには電源電圧レベルの電圧が供給され
ることを特徴とする特許請求の範囲第3項記載の不揮発
性記憶装置。 5、上記読出し禁止手段は、上記複数の不揮発性記憶素
子の一部と上記複数の外部端子の一部との間に設けられ
たスイッチ手段であることを特徴とする特許請求の範囲
第4項記載の不揮発性記憶装置。 6、複数の外部端子と、 コントロールゲート下に電荷を蓄積させるか否かによっ
てしきい値電圧が変化されるようにされた複数のスタッ
クドゲート型不揮発性記憶素子と、 上記複数の外部端子の一部に供給された電源電圧の電圧
レベルを所定のレベル以下に制御するための電源電圧レ
ベル制御手段と、 上記複数の不揮発性記憶素子の一部に書込まれた情報を
上記複数の外部端子の他の一部に読出されることを禁止
するための読出し禁止手段とを含み、 上記読出し禁止手段は、上記複数の不揮発性記憶素子の
他の一部であってそのコントロールゲートに上記電源電
圧レベル制御手段の出力電圧が供給される不揮発性記憶
素子から得られる読出し制御情報によって制御されるこ
とを特徴とする不揮発性記憶装置。 7、上記読出し禁止手段は、上記複数の不揮発性記憶素
子の一部と上記複数の外部端子の一部との間に設けられ
たスイッチ手段であることを特徴とする特許請求の範囲
第6項記載の不揮発性記憶装置。 8、複数の外部端子と、 複数の不揮発性記憶素子と、 上記複数の外部端子の一部に供給される電源電圧の電圧
レベルを検出するための電源電圧レベル検出手段と、 上記複数の不揮発性記憶素子の一部に書込まれた情報を
上記複数の外部端子の他の一部に読出されることを禁止
するための読出し禁止手段とを含み、 上記読出し禁止手段は、上記複数の不揮発性記憶素子の
他の一部から得られる読出し制御情報と上記電源電圧レ
ベル検出手段から得られる電圧レベル情報とに基づいて
制御されることを特徴とするマイクロコンピュータ。 9、上記読出し禁止手段は、上記電圧レベルが所定の電
圧よりも大きい場合に、上記読出し制御情報の内容にか
かわらず、読出しを禁止することを特徴とする特許請求
の範囲第8項記載のマイクロコンピュータ。 10、上記複数の不揮発性記憶素子は、コントロールゲ
ート下に電荷を蓄積させるか否かによってしきい値電圧
が変化されるようにされたスタックドゲート型トランジ
スタにより構成されてなることを特徴とする特許請求の
範囲第9項記載のマイクロコンピュータ。 11、上記読出し制御情報を有する不揮発性記憶素子の
コントロールゲートには電源電圧レベルの電圧が供給さ
れることを特徴とする特許請求の範囲第10項記載のマ
イクロコンピュータ。 12、上記読出し禁止手段は、上記複数の不揮発性記憶
素子の一部と上記複数の外部端子の一部との間に設けら
れたスイッチ手段であることを特徴とする特許請求の範
囲第11項記載のマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069437A JPH01243149A (ja) | 1988-03-25 | 1988-03-25 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069437A JPH01243149A (ja) | 1988-03-25 | 1988-03-25 | 不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01243149A true JPH01243149A (ja) | 1989-09-27 |
Family
ID=13402613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63069437A Pending JPH01243149A (ja) | 1988-03-25 | 1988-03-25 | 不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01243149A (ja) |
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1988
- 1988-03-25 JP JP63069437A patent/JPH01243149A/ja active Pending
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