JPH01239873A - Semiconductor integrated circuit device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はパターンレイアウトを改良した半導体集積回
路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit device with improved pattern layout.
（従来の技術） 半導体集積回路装置において。配線グリッド。(Conventional technology) In semiconductor integrated circuit devices. wiring grid.
上に設ける場合の配線方法の従来例を５図に示す。FIG. 5 shows a conventional example of the wiring method when the wiring is provided on the top.
第５図で、破線は、第１層配線を配置すべきグリッド１
０１〜１０５．−点鎖線は第２層配線を配置すべきグリ
ッド２０１〜２０５を示す。第５図では簡単のためＭ１
層配線パターン１００のみを示し、第２層配線は省略し
ている。In FIG. 5, the broken line indicates grid 1 where the first layer wiring is to be placed.
01-105. - The dashed dotted lines indicate the grids 201 to 205 in which the second layer wiring is to be placed. In Figure 5, M1 is used for simplicity.
Only the layer wiring pattern 100 is shown, and the second layer wiring is omitted.
さて、第５図は必決な接続を得るため第１層を用いて配
線を行なった結果である。ここではグリフ ド （１
０２，２０３）、 （１０３，２０４）、（１０３，
２０３）、 （１０３，２０２λ（１０４，２０３）
の各グリッドを含む領域にはパターンが存在しない領域
となる。Now, FIG. 5 shows the result of wiring using the first layer to obtain a definitive connection. Here, glyph do (1
02,203), (103,204), (103,
203), (103,202λ(104,203)
The area including each grid is an area where no pattern exists.
このようなパターンが存在しない領域を発生する従来技
術には大別して３つの問題点がある。第１の問題点は、
第１配線上の絶縁膜形状の制御性にある。第５図の第２
層配線グリッド２０１上の断面形状を第６図（ａ）に、
グリッド２０２上の断面形状を第６図（ｂ）に示す。一
般に段差を有するウェハ表面への絶縁物の堆積において
は段差上部、側部。Conventional techniques that generate areas where no pattern exists have three main problems. The first problem is
The problem lies in the controllability of the shape of the insulating film on the first wiring. Figure 5, 2nd
The cross-sectional shape of the layer wiring grid 201 is shown in FIG. 6(a).
The cross-sectional shape of the grid 202 is shown in FIG. 6(b). In general, when depositing insulators on a wafer surface with steps, the top and sides of the steps.
下部ともにほぼ等しい厚さに絶縁膜が形成される。An insulating film is formed to have approximately the same thickness on both lower parts.
従って第６図（ａ）に示すように均一パターン間スペー
スで第】層のパターンレイアウトが施されている場合に
はスペースの１／２以上の絶縁膜を堆積することによシ
。配線と配線の間の溝部が絶縁膜によって埋め込まれか
なり平坦な絶縁物形状を得ることができる。Therefore, when the pattern layout of the 1st layer is performed with uniform inter-pattern spacing as shown in FIG. 6(a), it is necessary to deposit an insulating film covering 1/2 or more of the space. The grooves between the interconnects are filled with an insulating film, and a fairly flat insulator shape can be obtained.
しかし第１層レイアウトパターン間のスペースが絶縁膜
によって溝を埋められる以上に広い場合は第６図（ｂ）
に示すようなくぼみ６２ができてしまい段差が発生する
。この部分の段差はほぼ垂直となるので、このまま第２
層配線を形成したのでは配線が断線してしまう。従って
、絶縁膜３の平坦化工程が必要になる。この場合も、第
１Ｍパターンが存在しない領域が広い場合と狭い場合で
溝部のアスペクト比が変わるため、最悪の場合を考える
と相当の平坦化工程が必要となるためコストの上昇をま
ねいてしまう。However, if the space between the first layer layout patterns is wider than the groove can be filled with the insulating film, as shown in Fig. 6(b).
A depression 62 is formed as shown in FIG. 2, resulting in a difference in level. The step in this part is almost vertical, so leave it as it is for the second step.
If layer wiring is formed, the wiring will be disconnected. Therefore, a planarization process for the insulating film 3 is required. In this case as well, since the aspect ratio of the trench changes depending on whether the region where the first M pattern is not present is wide or narrow, considering the worst case, a considerable planarization process is required, leading to an increase in cost.
ここではグリッド上に配線を行うレイアウト方式を想定
して説明したが、配線グリッドを使わないより一般的方
式においても同じ問題が発生する。Although the explanation here assumes a layout method in which wiring is done on a grid, the same problem also occurs in a more general method that does not use a wiring grid.
第７図の一般的方式の配線においても第−層配線パター
ン１１．１２が所定の距離で配置されている場合は第８
図（ａ）のように平坦であるが、所定の距離以上離れて
いる場合はＭ８図（ｂ）のように凸凹が出来てしまう問
題が発生する。このたｄ第二層配線パターンの形成が困
難となる。Even in the general wiring method shown in Fig. 7, if the -th layer wiring patterns 11 and 12 are arranged at a predetermined distance,
Although it is flat as shown in Figure (a), if it is separated by a predetermined distance or more, a problem arises in that unevenness occurs as shown in Figure (b) of M8. In addition, it becomes difficult to form the second layer wiring pattern.
′；Ａ２の問題点は、第１層配線形成のエツチング時の
ローディング効果である。通常の異方性エツチングでは
、炭素、酸素及び弗素等からなるポリマー膜がエツチン
グ側部に付着し。これがエツチング保護膜となり、横方
向へのエツチングを阻止するため、重直に近い形状が得
られるとされている。この場合、炭素はレジストから供
給されるので、レジストハターンの密な部分は問題ない
が。'; The problem with A2 is the loading effect during etching for forming the first layer wiring. In normal anisotropic etching, a polymer film made of carbon, oxygen, fluorine, etc. adheres to the sides of the etching. This serves as an etching protective film and prevents etching in the lateral direction, which is said to result in a nearly vertical shape. In this case, carbon is supplied from the resist, so there is no problem with dense areas of the resist pattern.
粗な部分では炭素が十分に供給されないため横方向のエ
ツチングが進行してしまう。特に、チップ周辺に近い部
分では、配線が孤立する可能性が犬きく、最悪の場合に
は配線が断線することがある。In rough areas, carbon is not sufficiently supplied, so lateral etching progresses. Particularly in areas close to the periphery of the chip, there is a high possibility that the wiring will become isolated, and in the worst case, the wiring may become disconnected.
第３の問題点は、隣接する配線の有無に二って配線の容
量値が変わりてしまうことである。近年。The third problem is that the capacitance value of the wiring changes depending on the presence or absence of adjacent wiring. recent years.
半導体素子の４ｂ作速度は、配線容量の値の大小によシ
大きく変化するようになっている。この配線容量は大別
すると、対地容量と隣接配線容量とに分けられるが、素
子の微細化に伴い隣接配線間隔が狭まるにつれ、隣接配
線容量の占める割合が大きくなっている。The 4b operation speed of a semiconductor element varies greatly depending on the value of the wiring capacitance. This wiring capacitance can be roughly divided into ground capacitance and adjacent wiring capacitance, but as elements become finer and the distance between adjacent wirings narrows, the proportion of adjacent wiring capacitance becomes larger.
従って、隣に配線が存在する場合と存在しない場合とで
、配線容量値が大きく変化し％素子の動作速度もこれに
よって大きく変化してしまう。この差を念頭において半
導体集積回路装置の設計を行う必要があるが、計ｉ機を
用いた自動配置・配線プログラムを用いなければ設計で
きないような大規模な集積回路の場合、このような配ｌ
シは実質的に無理である。なお、隣接配線が存在して配
線容量が大きいものと、隣接配線が存在しなくて配線容
量が小さいものが混在しているよシ、むしろ容量値が個
っている方が動作速度の見積シも楽であう、回路動作の
タイミングもと）易い。Therefore, the wiring capacitance value changes greatly depending on whether there is an adjacent wiring or not, and the operating speed of the element also changes greatly. Semiconductor integrated circuit devices must be designed with this difference in mind; however, in the case of large-scale integrated circuits that cannot be designed without using an automatic placement/routing program using a multimeter, such a layout is necessary.
It is practically impossible. Note that there may be a mixture of wire capacitance with adjacent wires and wire capacitance with small wire capacitance due to the presence of adjacent wires. The timing of circuit operation is also easy.
（発明が解決しようとする課題） このように従来、多層配線構造においては。(Problem to be solved by the invention) In this way, in the conventional multilayer wiring structure.
下層配線のグリッド上に配線パターンの存在しない領域
がめると、その上に形成する層間絶縁膜の平坦化が軸し
く、上層配線の段切れを招く問題があった。また、下層
の配線パターン形成のためのエツチングに異常が発生し
たシ、［＋４接配線容量が変化する等の問題がありた。When a region where no wiring pattern exists is placed on the grid of the lower layer wiring, the interlayer insulating film formed thereon tends to be flattened, which causes a problem that the upper layer wiring becomes disconnected. Further, there were other problems such as an abnormality occurring in the etching for forming the lower layer wiring pattern and a change in the +4 connection wiring capacitance.
本発明は上記事情を考慮してなされたもので。The present invention has been made in consideration of the above circumstances.
その目的とするところは、下層配線上に形成するノー間
絶縁膜を容易に平坦化することができ、上層配線の段切
れを防止し得る信頼性の高い半導体集積回路装置を提供
することにある。The purpose is to provide a highly reliable semiconductor integrated circuit device that can easily flatten the no-interval insulating film formed on the lower layer wiring and prevent disconnection of the upper layer wiring. .
（課題を解決するための手段）
本発明の骨子は、配線パターンの存在しない領域にダミ
ーパターンを設けることによシ、眉間絶縁膜の平坦化を
容易にすることにある。(Means for Solving the Problems) The gist of the present invention is to facilitate flattening of the glabella insulating film by providing a dummy pattern in a region where no wiring pattern exists.
即ち本発明は、多層配線構造を有する半導体集積回路装
置において、下層配線のパターンを、接続すべき配線の
ための配線パターンと、この配線パターンの存在しない
領域に該配線パターンと離間して設けられたダミーパタ
ーンとから構成するようにしたものである。That is, the present invention provides a semiconductor integrated circuit device having a multilayer wiring structure, in which a lower layer wiring pattern is provided between a wiring pattern for a wiring to be connected and a region where this wiring pattern does not exist, spaced apart from the wiring pattern. dummy patterns.
（作用）
本発明によれば、下層の配線パターンが存在しない領域
にダミーパターンを設けることによシ。(Function) According to the present invention, a dummy pattern is provided in a region where there is no underlying wiring pattern.
下層のパターンをチップ上に大きな粗密なく分布させる
ことができる。このようにすると、上層配線が通過する
領域に沿った下層配線間のスペースを略同じものとする
ことができ、これによυ層間絶縁膜の平坦化を容易に行
うことができる。The pattern of the lower layer can be distributed on the chip without large irregularities. In this way, the spaces between the lower layer wirings along the region through which the upper layer wirings pass can be made substantially the same, and thereby the interlayer insulating film can be easily flattened.
また、独立した配線がなくなるので、配線の異常エツチ
ングがなくなる。さらに、いかなる配線も隣接配線を有
するようになるので、全ての配線の容量を一律に配線の
長さだけの関数として扱うことができ１回路設計が簡単
となシ、且つ正確な動作タイミングが得られる。Furthermore, since there is no independent wiring, abnormal etching of the wiring is eliminated. Furthermore, since every wire has adjacent wires, the capacitance of all wires can be uniformly treated as a function of only the length of the wire, which simplifies circuit design and provides accurate operation timing. It will be done.
（実施例）
実施例を説明する前に１本発明の基本原理について説明
する。(Example) Before describing the example, the basic principle of the present invention will be explained.
前述した問題点は、下層の配線がチップ上に一様に存在
していないことに起因する。特に、従来の最も大きな問
題点である層間絶縁膜の平坦化が難しいのは、下層配線
によって作られる段差のアスペクト比が一定でないこと
に起因する。段差のアスペクト比を一定にするには、上
層配線が通過、 する領域上に下層配線同士が作るスペ
ースを一様にしてやればよい。The above-mentioned problem is caused by the fact that the underlying wiring is not uniformly distributed on the chip. In particular, the difficulty in flattening the interlayer insulating film, which is the biggest problem in the prior art, is due to the fact that the aspect ratio of the step formed by the underlying wiring is not constant. In order to keep the aspect ratio of the steps constant, it is best to make the space created by the lower layer interconnects uniform over the area through which the upper layer interconnects pass.
との点を考慮して本発明者等が鋭意研究を重ねた結果、
下層配線が存在しない領域に、いずれの配線にもつなが
らないダミーパターンを配置することにより、上記問題
を解決できるのが判明した。As a result of intensive research conducted by the inventors in consideration of the above,
It has been found that the above problem can be solved by arranging a dummy pattern that is not connected to any wiring in a region where no lower layer wiring exists.
即ち、ダミーパターンの付加によ９１段差のアスペクト
比を一定にすることができ１層間絶縁膜の平坦化を容易
に行うことが可能となる。また、上層配線が通過する領
域だけ上記措置を施せばよいので、より実用的には、上
層配線パターンの領域から下層配線パターンと共通の部
分領域を減じ。That is, by adding the dummy pattern, the aspect ratio of the 91-step difference can be made constant, and it becomes possible to easily flatten one interlayer insulating film. Further, since the above-mentioned measures only need to be applied to the region through which the upper layer wiring passes, it is more practical to subtract the partial region common to the lower layer wiring pattern from the region of the upper layer wiring pattern.
下１−配線パターンと所定寸法だけ隔間するように縮小
したダミーパターンを下層配線と共に形成しておけばよ
い。A dummy pattern reduced in size so as to be spaced from the lower wiring pattern by a predetermined dimension may be formed together with the lower layer wiring.
また、このようにダミーパターンを設けることによ＃）
、下層配線パターンの粗な部分にダミーパターンが存在
することにより、下層パターンの粗密がなくなり、配線
エツチングの異常が防止される。さらに、配線パターン
の隣に必ず配線パターン若しくはダミーパターンが存在
することになり。Also, by providing a dummy pattern like this #)
Since the dummy pattern is present in the rough portion of the lower layer wiring pattern, the density of the lower layer pattern is eliminated, and abnormalities in wiring etching are prevented. Furthermore, a wiring pattern or a dummy pattern always exists next to the wiring pattern.
隣接配線容量が配線の長さに比例したものとなり。Adjacent wiring capacitance is proportional to the length of the wiring.
回路動作の見積りが簡単になる。Estimating circuit operation becomes easy.
なお１本発明では、上層および下層の配線を実施した後
に計算機上にあるそのレイアウトデータを用いて眉間の
レイアウトパターンに関する幾何学的図形演算およびパ
ターンの寸法補正などを行うプログラムで処理するため
自動的にダミーパターンを生成する事ができる。従って
、実際の配線を行った後、空き領域を捜して、との部分
にどこにも接続されない配線を配置する手間が全く必要
がないので、設計の工数が全く増えない利点がある。1. In the present invention, after wiring the upper and lower layers, the layout data stored on the computer is used to automatically perform processing using a program that performs geometrical figure calculations and pattern dimension correction regarding the layout pattern between the eyebrows. A dummy pattern can be generated. Therefore, after performing the actual wiring, there is no need to search for a free area and place a wiring that is not connected anywhere in the area, so there is an advantage that the number of design steps does not increase at all.
次に１本発明の具体的実施例を図面を参照して説明する
。第１図は本発明の実施例に係わる半導体集積回路装置
のパターン配置例を示す平面図である。図中１１．１２
は具体的な下層配線パターンのレイアウト例であり１図
中２１．２２が具体的な上層配線パターンのレイアウト
例である。この実施例が従来例と異なる点は、配線パタ
ーンに関係の無い信号に無関係のダミーパターンを設け
たとこにある。即ち、上層配線２１の下の領域で下層配
線の存在しない領域にはダミーパターン３１０が形成さ
れておシ、上層配線２２の下の領域で下層配線の存在し
ない領域にはダミーパターン３２０が形成されている。Next, a specific embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view showing an example of pattern arrangement of a semiconductor integrated circuit device according to an embodiment of the present invention. 11.12 in the figure
is a specific example of the layout of the lower layer wiring pattern, and 21 and 22 in FIG. 1 are specific examples of the layout of the upper layer wiring pattern. This embodiment differs from the conventional example in that an unrelated dummy pattern is provided for signals unrelated to the wiring pattern. That is, a dummy pattern 310 is formed in an area under the upper layer wiring 21 where no lower layer wiring exists, and a dummy pattern 320 is formed in an area under the upper layer wiring 22 where no lower layer wiring exists. ing.
ここでダミーパターン３１．３２等は下層配線および上
層配線と所定の設計基準に合うように生成されておシ、
パターン１１．１２．３１．３２の相互に対向するパタ
ーン間の距離は所定の最小寸法に略等しいようになって
いる。Here, the dummy patterns 31, 32, etc. are generated to match the lower layer wiring and the upper layer wiring and predetermined design standards.
The distance between mutually opposing patterns of patterns 11.12.31.32 is approximately equal to a predetermined minimum dimension.
なお、ダミーパターン３１０，３２０は配線パターン１
１．１２と同じ材料であり、配線パターン形成時に同時
に形成される。即ち、配線パターン形成時に。Note that the dummy patterns 310 and 320 are the wiring pattern 1.
It is made of the same material as 1.12 and is formed at the same time as the wiring pattern is formed. That is, at the time of wiring pattern formation.
導電体膜上に配線パターン用のレジストマスクと共に、
ダミーパターン用のマスクを同時に形成しておく。そし
て、レジストマスクを用いた選択エツチングによシ導電
体膜をパターンデータすることにより、配線パターン及
びダミーパターンが同時に形成されることになる。Along with a resist mask for the wiring pattern on the conductor film,
A mask for a dummy pattern is formed at the same time. Then, by patterning the conductor film by selective etching using a resist mask, a wiring pattern and a dummy pattern are simultaneously formed.
このような構成であれば、下層配線及び上層配線の交叉
領域には配線パターン若しくはダミーパターンが必ず存
在することになシ、上層配線が過るべき全ての領域にお
いて、下層配線のパターン間隔が一定となる。従って、
下層配線上に形成する眉間絶縁膜の平坦化が簡単となυ
、製造コスト低減につながる。しかも１層間絶縁膜の平
坦化が可能であることから、上層配線の段切れを未然に
防止することができ、信頼性の向上をはかシ得る。With such a configuration, there is always a wiring pattern or dummy pattern in the intersection area of the lower layer wiring and the upper layer wiring, and the pattern spacing of the lower layer wiring is constant in all areas where the upper layer wiring crosses. becomes. Therefore,
It is easy to flatten the eyebrow insulating film formed on the lower layer wiring.
, leading to lower manufacturing costs. In addition, since it is possible to flatten one interlayer insulating film, breakage of the upper layer wiring can be prevented, and reliability can be improved.
また下層配線のパターンの粗密がなくなることから、配
線の異常エツチングや配線容量のアンバランス等を回遊
することができる。Furthermore, since the pattern of the lower layer wiring is uneven, abnormal etching of the wiring, unbalanced wiring capacitance, etc. can be avoided.
第２図は下層パターンデータ生成のグロダラム処理を示
しだものである。上層および下ノーのパターンデータは
数値化され計算機に格納される。この状態では上層およ
び下層のデータは明確に区別する事が可能となっている
。まずダミーパターン生成のステップ（ＳＴＩ）におい
ては上層パターンから下層パターンに含まれな込領域を
抽出する。これらの領域をダミーパターンと呼ぶ事にす
る。次にダミーパターンの寸法補正のステップ（Ｓｒ１
）においてダミーパターンを縮小する。ここで縮小すべ
き寸法については所定の設計基準を満すように下層パタ
ーン間の所定の最小間隔に対応する最小寸法だけ縮小す
る。次のステップ（Ｓｒ３）においてこれらの寸法補正
されたダミーパターンと下層パターンのデータを合併し
このデータをマスクアートワークデータとして下層パタ
ーンを作成する。FIG. 2 shows the Grodarum processing for generating lower layer pattern data. The upper layer and lower layer pattern data are digitized and stored in a computer. In this state, the upper layer and lower layer data can be clearly distinguished. First, in the step of generating a dummy pattern (STI), an area included in the lower layer pattern and included in the lower layer pattern is extracted from the upper layer pattern. These areas will be called dummy patterns. Next, the step of dummy pattern size correction (Sr1
), the dummy pattern is reduced. Here, the size to be reduced is reduced by a minimum size corresponding to a predetermined minimum interval between lower layer patterns so as to satisfy a predetermined design standard. In the next step (Sr3), the data of the dimension-corrected dummy pattern and the lower layer pattern are merged, and this data is used as mask artwork data to create the lower layer pattern.
第３図は本発明の他の実施例を説明するための平面図で
ある。なお、第１図と同一部分には同一符号を付して、
その詳しい説明は省略する。FIG. 3 is a plan view for explaining another embodiment of the present invention. The same parts as in Fig. 1 are given the same reference numerals.
A detailed explanation thereof will be omitted.
この実施例が前述の実施例と異なる点は、ダミーパター
ンをダミーパターンが上層パターンと対向する部分と下
層パターンと対向する部分で斐なった寸法で補正した点
にある。この場合、下層配線とダミーパターンは最大限
の領域をカバーし平坦化の効果をさらに大きくする事が
できる。第３図で示したようなダミーパターンも前述の
実施例と同様の計算婦処理によって発生できる。第４図
は計算機処理手順の例である。This embodiment differs from the previous embodiments in that the dummy pattern is corrected by different dimensions between the portion where the dummy pattern faces the upper layer pattern and the portion where the dummy pattern faces the lower layer pattern. In this case, the lower layer wiring and dummy pattern can cover the maximum area and further increase the planarization effect. A dummy pattern as shown in FIG. 3 can also be generated by the same calculation process as in the above embodiment. FIG. 4 is an example of a computer processing procedure.
なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、 ［４変形して実
施することができる。It should be noted that the present invention is not limited to the embodiments described above, and can be implemented with the following four modifications without departing from the gist thereof.
以上説明したように本発明によれば、下層配線における
配線パターンの存在しない領域にダミーパターンを設け
ることにより、＠間絶縁膜の平坦化を容易に行うことが
できる。従って１層間絶縁膜平坦化のだめの製造コスト
の増大を招くことなく、上層配線の段切れを未然に防止
することができ、信頼性の向上をはかることができる。As described above, according to the present invention, by providing a dummy pattern in a region where a wiring pattern does not exist in the lower layer wiring, it is possible to easily planarize the interlayer insulating film. Therefore, it is possible to prevent disconnection of the upper layer wiring, and to improve reliability, without increasing the manufacturing cost due to planarization of the interlayer insulating film.
第１図は本発明の実施例に係わる半導体集積回路装置の
レイアウトパターン例を示す平面図、第２図は第１図で
示した実施例を実現するためのレイアウトパターン処理
手順のフローチャート、第３図は本発明の他の実施例を
説明するための平面図、第４図は第３図で示した実施例
を実現するためのレイアウトパターン処理手順のフロー
チャート、第５図は従来装置のレイアウトパターンｆｌ
示す平面図、第６図は第５図の２０１．２０２の直線に
沿った断面構造を示す断面図、第７図はブリード上に配
線する方式の従来装置のレイアウトパターン例を示す平
面図、第８図は第７図の上層配線のグリッドに沿った断
面を示す構造図である。
１０・・・ウ ェ ハ。
３１０、３２０．３１０ａ、 ３２０ａ・・・ダミーパ
ターン。
１１、１２．２１．２２．３１．３２．４１．４２．５
１・・・配線パターン。
ω・・・層間絶縁膜。
１０１〜１０５・・・下層配線のグリッド。
２０１〜２０５・・・上層配線のグリッド。
代理人 弁理士 則 近 憲 佑
同 松山光速
／２
第１図
第２図
第３図
第４図
第５図
第６図1 is a plan view showing an example of a layout pattern of a semiconductor integrated circuit device according to an embodiment of the present invention; FIG. 2 is a flowchart of a layout pattern processing procedure for realizing the embodiment shown in FIG. 1; The figure is a plan view for explaining another embodiment of the present invention, FIG. 4 is a flowchart of a layout pattern processing procedure for realizing the embodiment shown in FIG. 3, and FIG. 5 is a layout pattern of a conventional device. fl
FIG. 6 is a cross-sectional view showing the cross-sectional structure taken along the line 201 and 202 in FIG. FIG. 8 is a structural diagram showing a cross section along the grid of the upper layer wiring in FIG. 7. 10... wafer. 310, 320.310a, 320a...Dummy pattern. 11, 12.21.22.31.32.41.42.5
1...Wiring pattern. ω...Interlayer insulating film. 101 to 105: Grid of lower layer wiring. 201-205... Grid of upper layer wiring. Agent Patent Attorney Yudo Ken Chika Matsuyama Kosoku/2 Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6
Claims (5)
て、下層配線および素子を構成するパターンは相互に離
間すべき所定の間隔を保って設けられた配線および素子
を構成するパターンと、これら配線および素子を構成す
るパターンの存在しない領域に該配線および素子を構成
するパターンと所定の間隔を保って離間して設られたダ
ミーパターンとからなる事を特徴とする半導体集積回路
装置。(1) In a semiconductor integrated circuit device having a multilayer wiring structure, patterns constituting lower layer wiring and elements are arranged at a predetermined distance from each other, and patterns constituting the wiring and elements are arranged at predetermined intervals. 1. A semiconductor integrated circuit device comprising a dummy pattern provided at a predetermined distance from a pattern constituting the wiring and elements in an area where no pattern constituting the device exists.
よび素子を構成するパターンの領域から下層の配線およ
び素子を構成するパターンの領域を減じて得られる残余
領域を一様に下層の配線および素子を構成するパターン
が相互に離間すベき所定の間隔と同じ寸法以上だけ縮小
して得られる領域を含むように形成されているととを特
徴とする請求項１記載の半導体集積回路装置。(2) The dummy pattern uniformly constitutes the lower layer interconnects and elements using the remaining area obtained by subtracting the area of the patterns that constitute the lower layer interconnects and elements from the area of the patterns that constitute the upper layer interconnects and elements. 2. The semiconductor integrated circuit device according to claim 1, wherein the patterns are formed so as to include regions obtained by reducing a size equal to or more than a predetermined interval that should be spaced apart from each other.
よび素子を構成するパターンの領域から下層の配線およ
び素子を構成するパターンの領域を減じて得られる残余
領域で下層の配線および素子を構成するパターンの領域
と接する辺は該パターンが相互に離間すべき所定の間隔
と同じ寸法だけ残余領域内部に平行に移動し、接しない
辺は該間隔の半分ないし０の寸法だけ残余領域内部に平
行に移動して形成することを特徴とする請求項１記載の
半導体集積回路装置。(3) The dummy pattern is at least the remaining area obtained by subtracting the area of the pattern forming the lower layer wiring and elements from the area of the pattern forming the upper layer wiring and elements. The sides that touch the area are moved parallel to the inside of the residual area by a dimension equal to the predetermined interval at which the patterns are to be separated from each other, and the sides that are not in contact are moved parallel to the interior of the residual area by a dimension that is half or zero of the interval. 2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is formed by using a semiconductor integrated circuit device.
構成するパターンの領域に関する電子計算機上のデータ
と下層の配線および素子を構成するパターンの領域に関
する電子計算機上のデータを用いて少くとも二層間の幾
何学的領域の減算、パターンの縮小演算、および減算又
は縮小演算の結果データと前記層データとの合併操作に
よって得られるパターンデータを用いて形成することを
特徴とする請求項１記載の半導体集積回路装置。(4) The dummy pattern is created between at least two layers using data on a computer regarding the region of the pattern constituting the wiring and elements in the upper layer and data on the computer concerning the region of the pattern constituting the wiring and elements in the lower layer. 2. The semiconductor according to claim 1, wherein the semiconductor is formed using pattern data obtained by subtraction of a geometric region, a pattern reduction operation, and a merging operation of the subtraction or reduction operation result data and the layer data. Integrated circuit device.
ーンニング時に同時に形成されるものであることを特徴
とする請求項１記載の半導体集積回路装置。(5) The semiconductor integrated circuit device according to claim 1, wherein the dummy pattern is formed simultaneously when patterning the wiring pattern.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065676A JP2695821B2 (en) | 1988-03-22 | 1988-03-22 | Semiconductor integrated circuit device |
| DE3902693A DE3902693C2 (en) | 1988-01-30 | 1989-01-30 | Multi-level wiring for a semiconductor integrated circuit arrangement and method for producing multi-level wiring for semiconductor integrated circuit arrangements |
| US07/302,960 US5032890A (en) | 1988-01-30 | 1989-01-30 | Semiconductor integrated circuit with dummy patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065676A JP2695821B2 (en) | 1988-03-22 | 1988-03-22 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239873A true JPH01239873A (en) | 1989-09-25 |
| JP2695821B2 JP2695821B2 (en) | 1998-01-14 |
Family
ID=13293843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065676A Expired - Lifetime JP2695821B2 (en) | 1988-01-30 | 1988-03-22 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695821B2 (en) |
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Also Published As
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|---|---|
| JP2695821B2 (en) | 1998-01-14 |
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