JPH0123008B2 - - Google Patents
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- JPH0123008B2 JPH0123008B2 JP56087646A JP8764681A JPH0123008B2 JP H0123008 B2 JPH0123008 B2 JP H0123008B2 JP 56087646 A JP56087646 A JP 56087646A JP 8764681 A JP8764681 A JP 8764681A JP H0123008 B2 JPH0123008 B2 JP H0123008B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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Description
【発明の詳細な説明】
本発明はコンパレータとして差動増幅器を用い
且つ入力ヒステリシスを付加したチヨツパー型
MOSコンパレータに関する。[Detailed description of the invention] The present invention uses a chopper type comparator that uses a differential amplifier and adds input hysteresis.
Regarding MOS comparators.
従来のチヨツパー型MOSコンパレータは第１
図に示すように構成されており、その動作タイミ
ングを第２図に示す。即ち、第２図のフエーズ１
において、第１図の相補型MOS IC（以下Ｃ―
MOSと略す）スイツチ１，３がオンしており、
その他のＣ―MOSスイツチ２，４，５はオフし
ている。このときＢ点とＣ点はＣ―MOSスイツ
チ１がオンしている為、電位が等しくなりＢ点の
電位VBはＣ―MOSインバータ７のスレシヨール
ド電圧VTとなる。フエーズ２において、Ｃ―
MOSスイツチ１がオフして、Ｃ―MOSスイツチ
２がオンするため、Ｂ点は直流DC的には全く浮
いた状態となりＢ点の電位は容量６に蓄えられて
いる電荷により、VBを維持する。この場合、Ｃ
―MOSスイツチ２の他端子はオープンとなつて
いるが、Ｃ―MOSスイツチ１と全く同一形状で
構成してあり、Ｃ―MOSスイツチ１がオフする
場合に生ずるごくわずかのＣ―MOSスイツチの
ゲート―ドレイン容量結合による、Ｂ点電位の変
化を補償している。フエーズ３において、Ｃ―
MOSスイツチ３がオフして、Ｃ―MOSスイツチ
がオンするため、Ａ点の電位VAは、比較電圧入
力端子Ｄ点の電圧VrからＥ点の電圧VsへΔVだ
け変化する。ここで、ΔVはVs―Vrである。それ
に従つて、容量６により容量結合されているＢ点
もΔVだけ変化してVT＋ΔVとなる。但し、Ｂ点
に接続している寄生容量は無視する。Ｃ―MOS
インバータ７の伝達特性は第３図の様になつてお
り、入力電圧VioがVTより大きれば出力電圧Vput
は“Ｌ”であり、逆に小さければ出力電圧Vputは
“Ｈ”である。従つて、ΔVが正であれば出力電
圧Vput即ち、Ｃ点の電位VCは“Ｌ”であり、ΔV
が負であればVCは“Ｈ”である。フエーズ４に
おいて、Ｃ―MOSスイツチ５がオンして、Ｃ点
電位“Ｌ”又は“Ｈ”がＣ―MOSインバータ８
の入力端Ｆ点に伝わり、Ｃ―MOSインバータ８
の出力端Ｇ点電位V0はＣ―MOSインバータ８に
より反転されて“Ｈ”又は“Ｌ”となる。このよ
うにして、フエーズ４において、Ｄ点入力電圧
VrとＥ点入力電圧Vsとが比較された結果がＧ点
に出力される。フエーズ１に戻つて、Ｃ―MOS
スイツチ５がオフしてＦ点はダイナミツク状態で
“Ｌ”又は“Ｈ”を保持して、Ｇ点は“Ｈ”又は
“Ｌ”を出力し続ける。と同時にＣ―MOSスイツ
チ１，３がオンして、Ｃ―MOSスイツチ２がオ
フして新しい比較動作をくり返す。 The conventional chopper type MOS comparator is the first
It is constructed as shown in the figure, and its operation timing is shown in FIG. That is, phase 1 in FIG.
, the complementary MOS IC (hereinafter C-
(abbreviated as MOS) switches 1 and 3 are on,
The other C-MOS switches 2, 4, and 5 are off. At this time, since the C-MOS switch 1 is on at points B and C, the potentials are equal, and the potential V B at point B becomes the threshold voltage V T of the C-MOS inverter 7. In Phase 2, C-
Since MOS switch 1 is turned off and C-MOS switch 2 is turned on, point B is completely floating in terms of direct current, and the potential at point B is maintained at V B by the charge stored in capacitor 6. do. In this case, C
-Although the other terminals of MOS switch 2 are open, it is configured in exactly the same shape as C-MOS switch 1, and a very small amount of the gate of C-MOS switch that occurs when C-MOS switch 1 is turned off. -Compensates for changes in the potential at point B due to drain capacitive coupling. In Phase 3, C-
Since the MOS switch 3 is turned off and the C-MOS switch is turned on, the potential V A at the point A changes from the voltage Vr at the comparison voltage input terminal D point to the voltage Vs at the E point by ΔV. Here, ΔV is V s −V r . Accordingly, point B, which is capacitively coupled by the capacitor 6, also changes by ΔV and becomes V T +ΔV. However, the parasitic capacitance connected to point B is ignored. C-MOS
The transfer characteristics of the inverter 7 are as shown in Figure 3, and if the input voltage V io is greater than V T , the output voltage V put
is "L", and conversely, if it is small, the output voltage V put is "H". Therefore, if ΔV is positive, the output voltage V put , that is, the potential V C at point C is “L”, and ΔV
If is negative, V C is "H". In phase 4, the C-MOS switch 5 is turned on, and the C-point potential "L" or "H" is applied to the C-MOS inverter 8.
It is transmitted to the input terminal F point of C-MOS inverter 8.
The output terminal G point potential V 0 is inverted by the C-MOS inverter 8 and becomes "H" or "L". In this way, in phase 4, the input voltage at point D
The result of comparing V r and the E point input voltage V s is output to the G point. Return to Phase 1, C-MOS
When the switch 5 is turned off, point F maintains "L" or "H" in a dynamic state, and point G continues to output "H" or "L". At the same time, C-MOS switches 1 and 3 are turned on, C-MOS switch 2 is turned off, and a new comparison operation is repeated.
而して、主として、チヨツパー型MOSコンパ
レータは、ワンチツプ逐次比較方式ADコンバー
タにおいて、電圧比較回路として用いられて来
た。従つて、チヨツパー型MOSコンパレータと
して要求されて来た仕様は、オフセツト電圧のな
い事、及び入力ヒステリシス電圧のない事であつ
た。 Therefore, the chopper type MOS comparator has mainly been used as a voltage comparison circuit in a one-chip successive approximation type AD converter. Therefore, the specifications required for a chopper type MOS comparator are no offset voltage and no input hysteresis voltage.
一方、このチヨツパー型MOSコンパレータを、
一般的な電圧比較器として用いる為には、入力ヒ
ステリシスを付加する事が容易にできる機能が必
要になつて来る。しかしながら、従来、チヨツパ
ー型MOSコンパレータにヒステリシスを付加す
る方法は知られていなかつた。 On the other hand, this chopper type MOS comparator,
In order to use it as a general voltage comparator, it becomes necessary to have a function that allows easy addition of input hysteresis. However, conventionally, there has been no known method for adding hysteresis to a chopper type MOS comparator.
本発明は上記の事情に鑑みてなされたもので、
コンパレータとして差動増幅器を用い、且つ入力
ヒステリシスを付加することにより、多目的な一
般的電圧比較器としての適用を可能にし得るチヨ
ツパー型MOSコンパレータを提供することを目
的とする。 The present invention was made in view of the above circumstances, and
The object of the present invention is to provide a chopper type MOS comparator that can be used as a general purpose voltage comparator by using a differential amplifier as a comparator and adding input hysteresis.
以下図面を参照して本発明の実施例を詳細に説
明する。第４図は本発明の一実施例であり、入力
電圧Vrが加えられるＤ点はＣ―MOSスイツチ１
４を介してＬ点に接続され、このＬ点にはＣ―
MOSスイツチ１５を介して入力電圧Vsが加えら
れるＥ点が接続される。前記Ｌ点は容量結合用の
容量値C1の容量１８を介してＡ点に接続され、
このＡ点はボルテージフオロア及びコンパレータ
として働らくＣ―MOS差動増幅器（以下OPアン
プと略称する）２０の正入力端子に接続される。
このOPアンプ２０の負入力端子にはＣ点が接続
され、このＣ点はチヤージ保持用の容量値C2の
容量１９を介して接地される。前記Ｃ点はＣ―
MOSスイツチ１１を介してOPアンプ２０の出力
Ｂ点に接続され、このＢ点はＣ―MOSスイツチ
１６を介してＦ点に接続される。このＦ点はＣ―
MOSインバータ２１，２２を直列に介して出力
V0が抽出されるＧ点に接続され、このＧ点はＣ
―MOSスイツチ１７を介してＨ点に接続される。
このＨ点はアンドゲート２７を介してＩ点に接続
され、このＩ点はＣ―MOSスイツチ１３の制御
端子に接続されると共にＣ―MOSインバータ２
３を介してＣ―MOSスイツチ１３の制御端子に
接続される。前記Ａ点はＣ―MOSスイツチ１３
を介してＪ点に接続されると共にＣ―MOSスイ
ツチ１２を介してＫ点に接続される。このＫ点は
抵抗２６を介して接地されると共に抵抗２５を介
してＪ点に接続され、このＪ点は抵抗２４を介し
て電源電圧Vccに接続される。前記抵抗２４，２
５，２６はバイアス回路であり、Ｊ点、Ｋ点にそ
れぞれV1，V2の電位を発生させている。 Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 4 shows an embodiment of the present invention, where the point D to which the input voltage V r is applied is C-MOS switch 1.
4 to point L, and this point L has C-
Point E to which input voltage V s is applied via MOS switch 15 is connected. The L point is connected to the A point via a capacitor 18 with a capacitance value C1 for capacitive coupling,
This point A is connected to the positive input terminal of a C-MOS differential amplifier (hereinafter abbreviated as OP amplifier) 20, which functions as a voltage follower and a comparator.
A point C is connected to the negative input terminal of this OP amplifier 20, and this point C is grounded via a capacitor 19 having a capacitance value C2 for charge retention. The above point C is C-
It is connected to the output point B of the OP amplifier 20 via the MOS switch 11, and this point B is connected to the point F via the C-MOS switch 16. This point F is C-
Output via MOS inverters 21 and 22 in series
V 0 is connected to the G point to be extracted, and this G point is C
- Connected to point H via MOS switch 17.
This H point is connected to the I point via an AND gate 27, and this I point is connected to the control terminal of the C-MOS switch 13 and the C-MOS inverter 2.
3 to the control terminal of the C-MOS switch 13. The above point A is the C-MOS switch 13
It is connected to point J via C-MOS switch 12, and to point K via C-MOS switch 12. This point K is grounded through a resistor 26 and connected to a point J through a resistor 25, and this point J is connected through a resistor 24 to the power supply voltage Vcc . The resistor 24,2
Bias circuits 5 and 26 generate potentials V 1 and V 2 at points J and K, respectively.
第４図の回路図の動作を第５図、第６図に示す
タイミング図に従つて説明する。第５図はＧ点出
力であるV0が“Ｌ”のときのタイミング図であ
り、第６図はＧ点出力が“Ｈ”のときのタイミン
グ図であり、第５図との違いはフエーズ３に於け
るφ′32だけである。 The operation of the circuit diagram in FIG. 4 will be explained with reference to the timing diagrams shown in FIGS. 5 and 6. Figure 5 is a timing diagram when the G point output V 0 is "L", and Figure 6 is a timing diagram when the G point output is "H". φ′ 32 in 3.
まずV0が“Ｌ”の場合について説明する。 First, the case where V 0 is "L" will be explained.
第５図のフエーズ１に於て、スイツチ１１，１
２，１４，１７がオンして、スイツチ１３，１
５，１６はオフしている。このときOPアンプ２
０のＢ点、Ｃ点は接続されているため、OPアン
プ２０はボルテージフオロアとして働き、Ｃ点の
電位は次式の様になる。 In phase 1 of FIG.
2, 14, 17 are turned on, switches 13, 1
5 and 16 are off. At this time, OP amplifier 2
Since points B and C of 0 are connected, the OP amplifier 20 works as a voltage follower, and the potential of point C is as shown in the following equation.
VC＝VB＝VA−VOS＝V2−VOS …(1)
ここでVOSはOPアンプ２０のオフセツト電圧で
あり、VA，VB，VCはそれぞれＡ点、Ｂ点、Ｃ点
の電位である。またスイツチ１７がオンしている
ためVB＝V0である。ここで、VHはＨ点の電位で
ある。スイツチ１７はフエーズ１のみオンして、
他のフエーズではオフしているため、Ｈ点に着目
すれば、フエーズ１でV0の電圧を読み込み、他
のフエーズではこの電位をダイナミツク状態で保
持する。ダイナミツク状態という意味は、Ｈ点の
電位は蓄えられている電荷によつて保持されてい
るもので、長時間後には消滅するという事であ
る。また、スイツチ１４がオンしているためVL
＝Vrである。ここでYL，VrはそれぞれＬ点及び
基準電圧の入力端子Ｄ点の電位である。 V C = V B = V A - V OS = V 2 - V OS (1) Here, V OS is the offset voltage of the OP amplifier 20, and V A , V B , and V C are the points A and B, respectively. , is the potential at point C. Further, since the switch 17 is on, V B =V 0 . Here, V H is the potential at point H. Switch 17 turns on only phase 1,
Since it is off in other phases, focusing on point H, the voltage of V 0 is read in phase 1, and this potential is maintained in a dynamic state in other phases. Dynamic state means that the potential at point H is held by stored charges and disappears after a long period of time. Also, since switch 14 is on, V L
= Vr . Here, Y L and V r are the potentials of point L and point D of the reference voltage input terminal, respectively.
フエーズ１に引き続いて、フエーズ２に於て
は、スイツチ１１がオフして、Ｃ点はダイナミツ
ク状態で(1)式で決まる電位を保持する。容量１９
はVcの電位をできるだけ正確に保持する為の容
量である。 Following phase 1, in phase 2, switch 11 is turned off, and point C maintains the potential determined by equation (1) in a dynamic state. Capacity 19
is a capacitor to maintain the potential of V c as accurately as possible.
フエーズ３に於て、スイツチ１２がオフする。
この状態において、VHが“Ｌ”のとき、すなわ
ち、フエーズ１のときV0が“Ｌ”であつたとき
にはアンドゲート２７の出力は常にオフであるた
めスイツチ１３もオフであり、Ａ点はダイナミツ
ク状態でVA＝V2を保持する。 In phase 3, switch 12 is turned off.
In this state, when V H is "L", that is, when V 0 is "L" during phase 1, the output of AND gate 27 is always off, so switch 13 is also off, and point A is V A = V 2 is maintained in the dynamic state.
フエーズ４に於て、スイツチは何も変化せず、
現状維持で状態も変化しない。 In phase 4, the switch does not change anything,
The status quo remains the same and the status does not change.
フエーズ５に於て、スイツチ１４がオフして、
スイツチ１５がオンするため、VLはVrからVsへ
ΔVだけ変化する。 In phase 5, switch 14 is turned off,
Since the switch 15 is turned on, V L changes from V r to V s by ΔV.
ここで、Vsは比較入力端子Ｅ点の電位であり、
ΔV＝Vs−Vrである。VLがΔV変化すれば、容量
結合により、VAもΔVだけ変化して次の様にな
る。 Here, V s is the potential of the comparison input terminal E point,
ΔV=V s −V r . If V L changes by ΔV, V A also changes by ΔV due to capacitive coupling, resulting in the following.
VA＝V2＋ΔV …(2)
ここでＡ点の寄生容量は、容量１８の容量値
C1と比べて小さいとして無視した。このとき、
OPアンプ２０はスイツチ１１がオフしているた
め、コンパレータとして作動しており、VA＞VC
＋VOSのときVBは“Ｈ”であり、VA＜VC＋VOSの
ときVBは“Ｌ”である。この関係式へ(1)，(2)式
の値を入れれば容易に以下の事が判る。すなわ
ち、ΔV＞０のときVBは“Ｈ”であり、ΔV＜０
のときVBは“Ｌ”である。 V A = V 2 + ΔV …(2) Here, the parasitic capacitance at point A is the capacitance value of capacitor 18.
It was ignored as it was small compared to C 1 . At this time,
Since the switch 11 is off, the OP amplifier 20 operates as a comparator, and V A > V C
V B is "H" when +V OS , and V B is "L" when V A <V C +V OS . If we insert the values of equations (1) and (2) into this relational expression, we can easily see the following. That is, when ΔV>0, V B is “H”, and when ΔV<0
When , V B is "L".
引き続きフエーズ６に於て、スイツチ１６がオ
ンするため、VBはＦ点に伝達され、さらに、イ
ンバータ２１，２２によりＧ点へ伝達される。こ
の様にして、ΔVの正、負によつて決まつた比較
結果はフエーズ６に於て出力V0へ伝わる。 Subsequently, in phase 6, switch 16 is turned on, so V B is transmitted to point F, and further transmitted to point G by inverters 21 and 22. In this way, the comparison result determined by the positive or negative value of ΔV is transmitted to the output V 0 in phase 6.
引き続き、フエーズ１に於て、スイツチ１６が
オフしてＦ点電位VFはダイナミツク状態で保持
され、次のフエーズ６まで今までに比較した結果
を保持する。また、このフエーズ１に於て、スイ
ツチ１７がオンして、今比較した結果を次の比較
サイクルのためにＨ点に読み込み、新しい比較サ
イクルが始まる。 Subsequently, in phase 1, the switch 16 is turned off and the F point potential V F is held in a dynamic state, and the comparison results up to now are held until the next phase 6. Also, in this phase 1, the switch 17 is turned on, the result of the current comparison is read into point H for the next comparison cycle, and a new comparison cycle begins.
この様にして、V0＝“Ｌ”のときには、ΔVの
正、負すなわち、VSとVrの大小によつて出力が
“Ｈ”か“Ｌ”かが決まる。この関係をVrを固定
にしたときのVs入力対V0出力という関係図で表
わせば第７図の様になる。 In this way, when V 0 = "L", whether the output is "H" or "L" is determined by the positive or negative value of ΔV, that is, the magnitude of V S and V r . If this relationship is expressed as a relationship diagram of V s input versus V 0 output when V r is fixed, it will be as shown in FIG. 7.
次に、V0が“Ｈ”のときの動作について説明
する。 Next, the operation when V0 is "H" will be explained.
フエーズ１，２については、V0が“Ｌ”のと
きと全く同じであり省略する。但しVHは“Ｈ”
になつている。 Phases 1 and 2 are exactly the same as when V 0 is "L" and will therefore be omitted. However, VH is “H”
It's getting old.
フエーズ３に於て、スイツチ１２がオフすると
共に、VHが“Ｈ”であるために、スイツチ１３
がオンしてVA＝V1となる。 In phase 3, switch 12 is turned off and since VH is "H", switch 13 is turned off.
turns on and V A =V 1 .
引き続きフエーズ４に於て、スイツチ１３がオ
フするため、VAはV1をダイナミツク保持する。
フエーズ４以降のスイツチの働らきは、V0＝
“Ｌ”とした場合と同じであるが、VA＝V1となつ
ている為、各点の電位がV0＝“Ｌ”の場合と異な
る。 Subsequently, in phase 4, the switch 13 is turned off, so that V A dynamically maintains V 1 .
The function of the switch after phase 4 is V 0 =
This is the same as when it is set to "L", but since V A =V 1 , the potential at each point is different from when V 0 = "L".
すなわち、フエーズ５に於て、VLはVrからVS
へΔVだけ変化してもVAも同様に
VA＝V1＋ΔV (3)
となる。OPアンプの出力VRはVA＞VCSのとき
“Ｈ”、VA＜V0＋VOSのとき“Ｌ”となるため、
(1)、(3)式の値を入れれば以下の様になる。ΔV＞
−（V1−V2）のときVBは“Ｈ”であり、ΔV＜−
（V1−V2）となるとVBは“Ｌ”となる。 That is, in phase 5, V L is changed from V r to V S
Even if V A changes by ΔV, V A similarly becomes V A = V 1 + ΔV (3). The output V R of the OP amplifier becomes “H” when V A > V CS and “L” when V A < V 0 + V OS .
If we enter the values of equations (1) and (3), we get the following. ΔV＞
−(V 1 −V 2 ), V B is “H” and ΔV<−
(V 1 −V 2 ), V B becomes “L”.
引き続きフエーズ６に於て、VBはＦ点を経由
してＧ点に伝達される。 Subsequently, in phase 6, V B is transmitted to point G via point F.
このようにしてV0＝“Ｈ”のときにはΔVが―
（V1−V2）より大きいとき言い換えればVS−Vr
が―（V1−V2）より大きいときV0は“Ｈ”とな
り、VS−Vrが−（V1−V2）より小さいときV0は
“Ｌ”となる。この関係をVrを固定としたときの
VS入力対V0出力という関係図で表わせば、第７
図の様になる。第７図から明らかな様に、これ
まで説明した第４図の回路はヒステリシス電圧
Vh＝V1−V2を有する。そして、この第４図の回
路の特長は、ヒステリシス電圧を抵抗だけの分圧
により容易に設定できる点にある。 In this way, when V 0 = “H”, ΔV is -
In other words, when it is larger than (V 1 −V 2 ), V S −V r
When is larger than -(V 1 -V 2 ), V 0 becomes "H", and when V S -V r is smaller than -(V 1 -V 2 ), V 0 becomes "L". This relationship is expressed as follows when V r is fixed:
If expressed as a relationship diagram of V S input versus V 0 output, the seventh
It will look like the figure. As is clear from Fig. 7, the circuit of Fig. 4 explained so far has a hysteresis voltage.
It has V h =V 1 −V 2 . A feature of the circuit shown in FIG. 4 is that the hysteresis voltage can be easily set by voltage division using only resistors.
以上述べたように本発明によれば、OPアンプ
をボルテージフオロアとして働らかせて、負入力
端子にV2を設定し、コンパレータとして働らか
せるときの、正入力端子の設定電圧を全体回路の
出力の“Ｈ”“Ｌ”に応じて、V1対V2とすること
により、オフセツトを設定する構成方法により、
全体回路の２つの入力端子のインピーダンスに何
ら影響を与えることなくVhを設定できる。又、
OPアンプにオフセツト電圧があつても、ボレテ
ージフオロアとして働らくときと、コンパレータ
として働らくときにより打消し合うので、オフセ
ツトが有つてもより簡単なOPアンプを用いるこ
とができる。 As described above, according to the present invention, when the OP amplifier is operated as a voltage follower and V 2 is set at the negative input terminal, and the OP amplifier is operated as a comparator, the set voltage of the positive input terminal is set to the entire circuit. By setting the offset by setting V 1 to V 2 according to the "H" and "L" of the output,
V h can be set without affecting the impedance of the two input terminals of the entire circuit. or,
Even if an OP amp has an offset voltage, it cancels out when it works as a voltage follower and when it works as a comparator, so even if it has an offset, a simpler OP amp can be used.
第１図は従来のチヨツパー型MOSコンパレー
タの回路図、第２図は第１図の回路のクロツクタ
イミング図、第３図は第１図のインバータの伝達
特性図、第４図は本発明の一実施例を示す回路
図、第５図及び第６図は第４図の回路のクロツク
タイミング図、第７図は第４図の回路の伝達特性
の一例を示す図である。
１１…１７…Ｃ―MOSスイツチ、１８，１９
…容量、２０…OPアンプ、２１，２２，２３…
Ｃ―MOSインバータ、２４，２５，２６…抵抗、
２７…アンドゲート。
Fig. 1 is a circuit diagram of a conventional chopper type MOS comparator, Fig. 2 is a clock timing diagram of the circuit of Fig. 1, Fig. 3 is a transfer characteristic diagram of the inverter of Fig. 1, and Fig. 4 is a diagram of the inverter of the present invention. 5 and 6 are clock timing diagrams of the circuit shown in FIG. 4, and FIG. 7 is a diagram showing an example of the transfer characteristics of the circuit shown in FIG. 4. 11...17...C-MOS switch, 18, 19
... Capacity, 20... OP amplifier, 21, 22, 23...
C-MOS inverter, 24, 25, 26...resistance,
27...and gate.
Claims (1)
この比較電圧入力端子にMOSスイツチを介して
接続される容量と、この容量に一方の入力端子が
接続される差動増幅器と、この差動増幅器の他方
の入力端子に接続され基準電圧を保持する容量
と、前記差動増幅器の他方の入力端子と出力端子
との間に接続されたMOSスイツチと、前記差動
増幅器の一方の入力端子にMOSスイツチを介し
て接続され基準電位とヒス電位を設定するバイア
ス回路と、全体回路がＬレベルの時は基準電圧を
差動増幅器の一方の入力端子に入力し、全体回路
がＨレベルの時はヒス電圧を差動増幅器の一方の
入力端子に入力するようにスイツチング動作を行
う前記バイアス回路に接続したMOSスイツチを
駆動する回路とを具備することを特徴とするチヨ
ツパー型MOSコンパレータ。1 a comparison voltage input terminal to which input voltage is applied;
A capacitor is connected to this comparison voltage input terminal via a MOS switch, a differential amplifier has one input terminal connected to this capacitor, and a differential amplifier is connected to the other input terminal of this differential amplifier to maintain a reference voltage. a capacitor, a MOS switch connected between the other input terminal and the output terminal of the differential amplifier, and a MOS switch connected to one input terminal of the differential amplifier to set a reference potential and a hysteresis potential. When the entire circuit is at L level, the reference voltage is input to one input terminal of the differential amplifier, and when the entire circuit is at H level, the hiss voltage is input to one input terminal of the differential amplifier. and a circuit for driving a MOS switch connected to the bias circuit that performs a switching operation as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56087646A JPS57202120A (en) | 1981-06-08 | 1981-06-08 | Chopper type mos comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56087646A JPS57202120A (en) | 1981-06-08 | 1981-06-08 | Chopper type mos comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202120A JPS57202120A (en) | 1982-12-10 |
| JPH0123008B2 true JPH0123008B2 (en) | 1989-04-28 |
Family
ID=13920735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56087646A Granted JPS57202120A (en) | 1981-06-08 | 1981-06-08 | Chopper type mos comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202120A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834416B2 (en) * | 1988-03-25 | 1996-03-29 | 日本電気株式会社 | Hysteresis comparator circuit |
| JP4255733B2 (en) | 2003-04-09 | 2009-04-15 | ソニー株式会社 | Comparator, differential amplifier, two-stage amplifier and analog / digital converter |
-
1981
- 1981-06-08 JP JP56087646A patent/JPS57202120A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202120A (en) | 1982-12-10 |
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