JPH0123002B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、局部発振器の発振周波数制御装置
に関し、とくに選局システムとして用いて好適す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an oscillation frequency control device for a local oscillator, and is particularly suitable for use as a channel selection system.

カラーテレビジヨン受像機の選局システムとし
てPLL方式を用いた周波数シンセサイザシステ
ムが開発されている。この周波数シンセサイザシ
ステムは、通常、電圧制御発振器、プリスケラ
ー、プログラマブル分周器、位相比較器、ローパ
スフイルタからなるループを有する。位相比較器
の一方の入力端には、基準発振器の出力が固定分
周器で分周されて加えられ、他方の入力端には前
記電圧制御発振器の出力が前記プリスケラー及び
プログラマブル分周器で分周されて加えられる。
プログラマブル分周器の分周比は、チヤンネル選
択器によつて制御されるコード変換器の出力コー
ドで決定される。プログラマブル分周器の分周比
は、希望チヤンネルを決定する。チヤンネル選択
器は、複数チヤンネルに対応するデータを記憶す
るためのメモリ回路を有する。選局操作が行なわ
れる場合は、複数データのうち希望するチヤンネ
ルに対応するデータがメモリ回路から読み出され
る。 A frequency synthesizer system using a PLL method has been developed as a channel selection system for color television receivers. This frequency synthesizer system typically has a loop consisting of a voltage controlled oscillator, a prescaler, a programmable frequency divider, a phase comparator, and a low pass filter. The output of the reference oscillator divided by a fixed frequency divider is applied to one input terminal of the phase comparator, and the output of the voltage controlled oscillator divided by the prescaler and programmable frequency divider is applied to the other input terminal of the phase comparator. It is added to the circle.
The frequency division ratio of the programmable frequency divider is determined by the output code of the code converter controlled by the channel selector. The division ratio of the programmable frequency divider determines the desired channel. The channel selector has a memory circuit for storing data corresponding to multiple channels. When a channel selection operation is performed, data corresponding to the desired channel among the plurality of data is read out from the memory circuit.

メモリ回路から読み出されたデータによつてプ
ログラマブル分周器の分周比が設定され、そして
希望するチヤンネルが選局される。 The frequency division ratio of the programmable frequency divider is set according to the data read from the memory circuit, and a desired channel is selected.

今、希望するチヤンネルを第１チヤンネル、こ
の分周比を第１分周比、またこのときのデータを
第１データとする。通常の選局システムにおいて
は、第１チヤンネルが受信されているときは、第
１分周比及び第１データは一定不変に保持されて
PLL中の電圧制御発振器の発振周波数を所定値
にロツクする。 Now, let us say that the desired channel is the first channel, this frequency division ratio is the first frequency division ratio, and the data at this time is the first data. In a normal channel selection system, when the first channel is being received, the first frequency division ratio and the first data are held constant.
Locks the oscillation frequency of the voltage controlled oscillator in the PLL to a predetermined value.

一方カラーテレビジヨン受像機においては、
Automatic fine tuning（AFT）circuit（AFT回
路）が設けられている。このAFT回路は、中間
周波数段の中間周波数が常に一定の周波数に維持
されるように、局部発振器の発振周波数をコント
ロールするものである。 On the other hand, in color television receivers,
An automatic fine tuning (AFT) circuit is provided. This AFT circuit controls the oscillation frequency of the local oscillator so that the intermediate frequency of the intermediate frequency stage is always maintained at a constant frequency.

AFT回路として、周波数シンセサイザシステ
ムに対してAFT動作機能を付加したものがある。
この方法においては、アンテナ入力周波数のずれ
分に相当する微調用データが予じめメモリ回路に
記憶されている。アンテナ入力周波数の大きくず
れているチヤンネルが、該周波数シンセサイザシ
ステムによつて選局されたとき、そのチヤンネル
に対応する微調用データがメモリ回路から読み出
される。 Some AFT circuits include frequency synthesizer systems that have an AFT operation function added to them.
In this method, fine adjustment data corresponding to the deviation of the antenna input frequency is stored in advance in a memory circuit. When a channel in which the antenna input frequency is largely shifted is selected by the frequency synthesizer system, fine tuning data corresponding to that channel is read out from the memory circuit.

読み出された微調用データは、基準発振器の出
力を分周する可変分周器の分周比を補正し、電圧
制御発振器の発振周波数が制御される。周波数シ
ンセサイザシステムにおいては、基準発振器の出
力は、可変分周器を介して分周されたのち、位相
比較器に入力される。 The read fine adjustment data corrects the frequency division ratio of the variable frequency divider that divides the output of the reference oscillator, and the oscillation frequency of the voltage controlled oscillator is controlled. In a frequency synthesizer system, the output of a reference oscillator is frequency-divided via a variable frequency divider and then input to a phase comparator.

上記のように、基準発振器と位相比較器の間に
可変分周器を用いた周波数シンセサイザシステム
においては、プログラマブル分周器の分周比
（Ｎ）と、前述の可変分周器の分周比（Ｒ）とは、
チヤンネル選択時にセツトされる。プリスケラー
は、電圧制御発振器の発振周波数をプログラマブ
ル分周器の動作範囲に分周するもので、その分周
比は固有の値である。 As mentioned above, in a frequency synthesizer system that uses a variable frequency divider between the reference oscillator and the phase comparator, the frequency division ratio (N) of the programmable frequency divider and the frequency division ratio of the variable frequency divider described above are What is (R)?
Set when channel is selected. The prescaler divides the oscillation frequency of the voltage controlled oscillator into the operating range of the programmable frequency divider, and its frequency division ratio is a unique value.

このPLLを用いた周波数シンセサイザシステ
ムにおいて、 ₀；電圧制御発振器の発振周波 Ｍ；プリスケラーの分周比 Ｒ；可変分周器（基準発振器の出力を分周す
る）の分周比 r；基準発振器の発振周波数 とすると、次の関係が成立する。 In a frequency synthesizer system using this PLL, ₀ : Oscillation frequency of the voltage controlled oscillator M: Frequency division ratio of the prescaler R: Frequency division ratio of the variable frequency divider (which divides the output of the reference oscillator) r: Frequency division ratio of the reference oscillator Assuming that the oscillation frequency is the oscillation frequency, the following relationship holds true.

＝Ｍ・Ｎ・r／Ｒ ＝M.r・Ｎ／Ｒ Ｎ＝₀・Ｒ／Ｍ・r この式からわかるように、チヤンネル選択時に
電圧制御発振器の発振周波数を設定する可変要素
は、ＮとＲである。一般的に周波数シンセサイザ
システムにおいては、前記Ｒを微調整のための可
変要素とすると、各チヤンネル相互間で微調整時
における周波数分解能が相違する。 =M・N・r/R =Mr・N/R N= ₀・R/M・r As you can see from this formula, the variable elements that set the oscillation frequency of the voltage controlled oscillator when selecting a channel are N and R. be. Generally, in a frequency synthesizer system, when R is a variable element for fine adjustment, the frequency resolution during fine adjustment differs between channels.

以下各チヤンネル相互間で微調整時における周
波数分解能が相違することを、具体例を示して説
明する。 Hereinafter, the difference in frequency resolution during fine adjustment between channels will be explained using a specific example.

今、周波数シンセサイザシステムにおける Ｍ＝64（プリスケラーの分周比） r＝4MHz（基準発振器の発振周波数） Ｒ＝1024±Δr （Ｒは可変分周器の分周比で、微調整のために
Δrが加算または減算される。）とする。 Now, in the frequency synthesizer system, M = 64 (prescaler frequency division ratio) r = 4MHz (reference oscillator oscillation frequency) R = 1024 ± Δr (R is the frequency division ratio of the variable frequency divider, and for fine adjustment Δr is added or subtracted.).

この周波数シンセサイザシステムによつて、第
１チヤンネルを受信する場合は、電圧制御発振器
の発振周波数として₀＝150MHzが必要であるか
ら、プログラマブル分周器の分周比N₁は、 N₁＝₀・Ｒ／Ｍ・r＝150×1024／64×６＝600 である。 When receiving the first channel using this frequency synthesizer system, the oscillation frequency of the voltage controlled oscillator must be ₀ = 150 MHz, so the division ratio N ₁ of the programmable frequency divider is N ₁ = ₀ . R/M・r=150×1024/64×6=600.

したがつて、第１チヤンネルを受信していると
きは、 （₀＝150） ＝（Ｍ＝64）×（N₁＝600）×（r＝４）／（Ｒ＝10
24） なる関係が成立する。 Therefore, when receiving the first channel, ( ₀ = 150) = (M = 64) x (N ₁ = 600) x (r = 4) / (R = 10
24) The following relationship is established.

ここで、微調整のために、可変分周器の分周比
Ｒが＋１可変され、Ｒ＝1024＋１になつたとする
と、 ₀＝64×600×４／1024＋１＝149.85365MHz の発振周波数となる。 Here, if the frequency division ratio R of the variable frequency divider is varied by +1 for fine adjustment and becomes R=1024+1, the oscillation frequency becomes ₀ =64×600×4/1024+1=149.85365MHz.

Ｒの＋１可変前と後では、 150MHz−149.85365MHz＝146.35kHz であるから、発振周波数は、146.35kHz減少した
ことになる。 Before and after R is changed by +1, 150MHz - 149.85365MHz = 146.35kHz, so the oscillation frequency has decreased by 146.35kHz.

次に第62チヤンネルを受信した場合の周波数分
解能について説明する。第62チヤンネルを受信す
る場合は、発振周波数として₀＝824MHzが必要
であるから、プログラマブル分周器の分周比N₂
は、 N₂＝₀・Ｒ／Ｍ・r＝824×1024／64×４3296 である。 Next, the frequency resolution when receiving the 62nd channel will be explained. When receiving the 62nd channel, the oscillation frequency must be ₀ = 824MHz, so the division ratio of the programmable frequency divider N ₂
is N ₂ = ₀・R/M・r=824×1024/64×43296.

したがつて、第62チヤンネルを受信していると
きは、 （₀＝824） ＝（Ｍ＝64）×（N₂＝3296）×（r＝４）／（Ｒ＝1
024） なる関係が成立する。 Therefore, when receiving the 62nd channel, ( ₀ = 824) = (M = 64) x (N ₂ = 3296) x (r = 4) / (R = 1
024) The following relationship is established.

ここで微調整のために、可変分周器の分周比Ｒ
が＋１可変され、Ｒ＝1024＋１になつたとする
と、 ₀＝64×3296×４／1024＋１＝823.19609MHz の発振周波数となる。 Here, for fine adjustment, the division ratio R of the variable frequency divider is
If R is varied by +1 and becomes R=1024+1, the oscillation frequency becomes ₀ =64×3296×4/1024+1=823.19609MHz.

Ｒの＋１可変前と後では、 824MHz−823.19609MHz＝803.9kHz であるから、発振周波数は、803.9kHz減少したこ
とになる。 Before and after R is changed by +1, 824MHz - 823.19609MHz = 803.9kHz, so the oscillation frequency has decreased by 803.9kHz.

上記したように、第１チヤンネルを受信してい
るときに、Ｒが「１」可変されると、発振周波数
は146.35kHz可変され、第62チヤンネルを受信し
ているときにＲが「１」可変されると、発振周波
数は803.9kHz可変される。つまり、各チヤンネル
相互間で微調整時における周波数分解能が相違す
る。第１チヤンネルと第62チヤンネルにおける周
波数分解能を比較すると、大きな差がある。 As mentioned above, when R is varied to "1" while receiving the 1st channel, the oscillation frequency is varied to 146.35kHz, and when receiving the 62nd channel, R is varied to "1". Then, the oscillation frequency is varied to 803.9kHz. In other words, the frequency resolution during fine adjustment differs between channels. Comparing the frequency resolutions of the first channel and the 62nd channel, there is a large difference.

上記のことは、Ｒを可変要素としたために第１
チヤンネル受信時にあつては、アンテナ入力周波
数のずれを細かいステツプで補償することができ
るが、第62チヤンネル受信時にあつては細かいス
テツプで補償することが不可能であることを意味
する。 The above is due to the fact that R is a variable element.
This means that when receiving a channel, it is possible to compensate for deviations in the antenna input frequency in fine steps, but when receiving the 62nd channel, it is impossible to compensate in fine steps.

この発明の目的は、PLLを用いた周波数シン
セサイザシステム受信システムに対してAFT動
作を行なわせるのに、各チヤンネル相互間の周波
数分解能は互いに無関係であつて、微調整の自由
度を拡大し得、かつ使用性のすぐれた局部発振器
の発振周波数制御装置を提供することにある。 An object of the present invention is to perform an AFT operation on a frequency synthesizer system receiving system using a PLL, but the frequency resolution between each channel is independent of each other, and the degree of freedom in fine adjustment can be expanded. Another object of the present invention is to provide a local oscillator oscillation frequency control device that is easy to use.

以下この発明の実施例を図面を参照して説明す
る。即ち、この発明は、１つの電圧制御発振器の
周波数を制御する位相制御ループ（PLL）と自
動周波数制御ループ（AFTループ）とをモード
設定信号により切換えられるようにした装置と
し、特にAFT動作モードにおいて上記AFTルー
プで発生される周波数制御電圧の可変性に自由度
があり、かつ大きな可変範囲を少ない構成部品数
で得られるように、ランダムアクセスメモリ、微
調データ処理回路、方向指定データ処理回路等を
備えるものである。ランダムアクセスメモリは、
AFT動作を得るための微調用データ、方向指定
データ、モード指定信号を記憶しており、チヤン
ネル選択のためのキーボードユニツトが操作され
るのに呼応してそのデータが読み出される。微調
データ処理回路は、上記微調用データに基づくパ
ルス幅変調出力を得る回路である。ここにはデジ
タルアナログ変換部があり、パルス幅変調出力の
同相信号に対応した第１のアナログ変換出力若し
くは逆相信号に対応した第２のデジタルアナログ
変換出力のいずれかを得ることが可能である。方
向指定データ処理回路は、上記方向指定データに
基づき、前記パルス幅変調出力がデジタルアナロ
グ変換部で変換されたもののうち、第１あるいは
第２のデジタルアナログ変換出力のいずれか一方
を選択的に取出すように前記デジタルアナログ変
換部を制御する回路である。 Embodiments of the present invention will be described below with reference to the drawings. That is, the present invention provides a device in which a phase control loop (PLL) that controls the frequency of one voltage controlled oscillator and an automatic frequency control loop (AFT loop) can be switched by a mode setting signal, and particularly in the AFT operation mode. In order to have a degree of freedom in the variability of the frequency control voltage generated in the AFT loop and to obtain a large variable range with a small number of components, random access memory, fine adjustment data processing circuit, direction specifying data processing circuit, etc. are used. It is something to be prepared for. Random access memory is
Fine adjustment data, direction designation data, and mode designation signals for obtaining AFT operation are stored, and the data is read out in response to operation of the keyboard unit for channel selection. The fine adjustment data processing circuit is a circuit that obtains a pulse width modulation output based on the fine adjustment data. There is a digital-analog conversion section here, and it is possible to obtain either a first analog conversion output corresponding to the in-phase signal of the pulse width modulation output or a second digital-analog conversion output corresponding to the reverse-phase signal. be. The direction designation data processing circuit selectively extracts either the first or second digital-to-analog conversion output from among the pulse width modulated outputs converted by the digital-to-analog converter based on the direction designation data. This is a circuit that controls the digital-to-analog converter.

第１図はテレビジヨン受像機の受信システムで
ある。１１はチユーナであり、可変容量ダイオー
ドの端子電圧としてその端子に同調電圧が加えら
れると、その同調電圧値に対応した希望チヤンネ
ルを受信できる。このチユーナ１１は、その内部
に設けられた電圧制御発振器（可変容量ダイオー
ドを含む）に同調電圧が加えられることによつ
て、局部発振周波数の設定、同調周波数の設定が
得られ、選局を得る。このチユーナ１１によつて
選局されたチヤンネルのテレビジヨン信号は、テ
レビジヨン信号処理回路１２音声中間周波増幅回
路１３、自動周波数制御（AFT）回路３１に入
力される。 FIG. 1 shows a receiving system for a television receiver. Reference numeral 11 denotes a tuner, and when a tuning voltage is applied to its terminal as a terminal voltage of a variable capacitance diode, a desired channel corresponding to the tuning voltage value can be received. This tuner 11 obtains the local oscillation frequency setting and tuning frequency setting by applying a tuning voltage to a voltage controlled oscillator (including a variable capacitance diode) provided inside the tuner 11, and obtains tuning. . The television signal of the channel selected by the tuner 11 is input to a television signal processing circuit 12, an audio intermediate frequency amplification circuit 13, and an automatic frequency control (AFT) circuit 31.

上記チユーナ１１の内部の電圧制御発振器の発
振出力は、プリスケラー１４を介してプログラマ
ブル分周器１５に入力される。このプログラマブ
ル分周器１５の分周出力は、位相比較器１６の一
方入立端に入力される。この位相比較器１６の他
方の入力端には、基準発振器１７の出力が入力さ
れる。この位相比較器１６の出力パルス電圧は、
低域フイルタ１８を介してチユーナ１１の電圧制
御発振器の発振周波数制御端子に加えられる。こ
の場合、ゲート回路３２が端子３２₁側に切換え
られていることが条件である。 The oscillation output of the voltage controlled oscillator inside the tuner 11 is input to the programmable frequency divider 15 via the prescaler 14. The frequency-divided output of the programmable frequency divider 15 is input to one input and rising terminal of the phase comparator 16. The output of the reference oscillator 17 is input to the other input terminal of the phase comparator 16. The output pulse voltage of this phase comparator 16 is
The signal is applied via the low-pass filter 18 to the oscillation frequency control terminal of the voltage controlled oscillator of the tuner 11. In this case, the condition is that the gate circuit 32 is switched to the terminal 32 ₁ side.

このPLL方式を用いた周波数シンセサイザシ
ステムにおいては、プログラマブル分周器１５の
分周比を設定するための分周比指定入力端１５₁
に各種の値の分周比が設定されることによつて、
低域フイルタ１８の出力直流電圧は可変されるこ
とになる。この出力直流電圧によつてチユーナ１
１の局部発振周波数が可変され、そこで希望チヤ
ンネルが選局される。局部発振周波数の周波数変
動があれば、これに応じて低域フイルタ１８の出
力直流電圧も変化し、その周波数変動を抑えるよ
うな機能が得られる。このようにして、チユーナ
の安定した受信状態が得られる。 In the frequency synthesizer system using this PLL method, the frequency division ratio designation input terminal 15 ₁ is used to set the frequency division ratio of the programmable frequency divider 15.
By setting the division ratio of various values to
The output DC voltage of the low-pass filter 18 will be varied. By this output DC voltage, tuner 1
The local oscillation frequency of 1 is varied, and a desired channel is selected. If there is a frequency fluctuation in the local oscillation frequency, the output DC voltage of the low-pass filter 18 will also change accordingly, providing a function of suppressing the frequency fluctuation. In this way, a stable receiving condition of the tuner can be obtained.

ところで、前記プログラマブル分周器１５の分
周比は、分周比記憶回路１９からの出力データに
よつて設定される。分周比記憶回路１９には、
ROM（リードオンリメモリ）が用いられている。
そしてその出力データは、プログラマブル分周器
１５の分周比指定入力端１５₁に加えられる。 Incidentally, the frequency division ratio of the programmable frequency divider 15 is set by output data from the frequency division ratio storage circuit 19. In the frequency division ratio storage circuit 19,
ROM (read only memory) is used.
The output data is then applied to the division ratio designation input terminal 15 ₁ of the programmable frequency divider 15 .

分周比記憶回路１９には、入出力回路（Ｉ／Ｏ
ポート）２１の出力が加えられる。キーボードユ
ニツト２２の操作出力は、デコーダ２３、Ｉ／Ｏ
ポート２１を介して、分周比記憶回路１９の読み
出し番地を指定することができる。この分周比記
憶回路１の出力データは、プログラマブル分周器
１５の分周比指定入力端１５₁に加えられ、該プ
ログラマブル分周器１５の分周比を決定すること
になる。 The frequency division ratio storage circuit 19 includes an input/output circuit (I/O
The output of port 21 is added. The operation output of the keyboard unit 22 is sent to the decoder 23, I/O
The read address of the frequency division ratio storage circuit 19 can be designated via the port 21 . The output data of the frequency division ratio storage circuit 1 is applied to the frequency division ratio designation input terminal 15 ₁ of the programmable frequency divider 15, and the frequency division ratio of the programmable frequency divider 15 is determined.

キーボードユニツト２２からの操作出力は、デ
コーダ２３を介してランダムアクセスメモリ回路
２４（RAM）の番地指定入力端にも加えられ
る。 The operation output from the keyboard unit 22 is also applied via a decoder 23 to an address designation input terminal of a random access memory circuit 24 (RAM).

RAM２４には、微調信号発生用のデータ、モ
ード指定信号などが記憶されたり、あるいはこれ
らが書きなおされたりする。つまりRAM２４が
読み出しモードのときは、その出力データはＩ／
Ｏポート２１を介して微調信号発生回路２０に入
力される。また、このRAM２４が書き込みモー
ドのときは、微調信号発生回路２０の出力は、
Ｉ／Ｏポート２１を介してこのRAM２４に書き
込まれる。 In the RAM 24, data for fine adjustment signal generation, mode designation signals, etc. are stored or rewritten. In other words, when the RAM 24 is in read mode, its output data is
The signal is input to the fine adjustment signal generation circuit 20 via the O port 21. Furthermore, when this RAM 24 is in write mode, the output of the fine adjustment signal generation circuit 20 is
It is written into this RAM 24 via the I/O port 21.

さらに、RAM２４が読み出しモードのとき
は、モード指定信号も読み出され、それはＩ／Ｏ
ポート２１を介してモード設定回路３０に入力さ
れる。またRAM２４が書き込みモードのとき
は、モード設定回路３０内のモード指定信号は
Ｉ／Ｏポート２１を介してRAM２４に書き込ま
れる。 Furthermore, when the RAM 24 is in read mode, the mode designation signal is also read out, which is used by the I/O
The signal is input to the mode setting circuit 30 via the port 21. Further, when the RAM 24 is in the write mode, the mode designation signal in the mode setting circuit 30 is written to the RAM 24 via the I/O port 21.

微調信号発生回路２０においては、RAM２４
からのデータに基づいて、直流電圧が発生され
る。この直流電圧は、AFT回路３１の重畳電圧
として利用される。モード設定回路３０において
は、ゲート回路３２を制御するための制御信号が
発生される。この制御信号は、前記RAM２４か
らのモード指定信号に基づいて発生し、ゲート回
路３２を端子３２₁側に切換えるか又は端子３２₂
側に切換えるかの何れかを決定する。また、モー
ド設定回路３０で発生した制御信号は、キーボー
ドユニツト２２のフアンクシヨンスイツチFU４
（第２図、第５図で説明する）を操作することに
よつて、その内容を書きかえることも可能であ
る。 In the fine adjustment signal generation circuit 20, the RAM 24
A DC voltage is generated based on the data from. This DC voltage is used as a superimposed voltage of the AFT circuit 31. In mode setting circuit 30, a control signal for controlling gate circuit 32 is generated. This control signal is generated based on the mode designation signal from the RAM 24, and switches the gate circuit 32 to the terminal 32 ₁ side or the terminal 32 ₂
Decide which side to switch to. Further, the control signal generated by the mode setting circuit 30 is transmitted to the function switch FU4 of the keyboard unit 22.
It is also possible to rewrite the contents by operating (explained in FIGS. 2 and 5).

キーボードユニツト２２、デコーダ２３、
RAM２４、Ｉ／Ｏポート２１、微調信号発生回
路２０、モード設定回路３０等は、コントロール
装置２５からの制御指令信号によつて、入出力タ
イミングとかスイツチングがなされる。コントロ
ール装置２５としては、マイクロコンピユータが
用いられる。 keyboard unit 22, decoder 23,
The input/output timing and switching of the RAM 24, I/O port 21, fine adjustment signal generation circuit 20, mode setting circuit 30, etc. are performed by control command signals from the control device 25. As the control device 25, a microcomputer is used.

第２図は、キーボードユニツト２２のキー配列
を示す。このキーボードユニツト２２は、チヤン
ネル指定キースイツチCH・０〜CH・９、フア
ンクシヨンスイツチFU１〜FU５を有する。フア
ンクシヨンスイツチFU１は、微調信号発生回路
２０のデータをRAM２４に記憶させるための機
能を有する。フアンクシヨンスイツチFU４は、
第１図に示した受信システムに対してPLL方式
による動作あるいは自動周波数制御（AFT）動
作を行なわせる機能を有する。フアンクシヨンス
イツチFu２，Fu３は、受信システムがAFT動作
を行つているときに、チユーナの局部発振周波数
を正方向あるいは負方向へ微調整する機能を有す
る。 FIG. 2 shows the key arrangement of the keyboard unit 22. This keyboard unit 22 has channel designation key switches CH.0 to CH.9 and function switches FU1 to FU5. Function switch FU1 has a function of storing data of fine adjustment signal generation circuit 20 in RAM24. The function switch FU4 is
It has a function of causing the receiving system shown in FIG. 1 to perform PLL operation or automatic frequency control (AFT) operation. Function switches Fu2 and Fu3 have the function of finely adjusting the local oscillation frequency of the tuner in the positive direction or negative direction when the receiving system is performing AFT operation.

第３図は、RAM２４のデータ記憶形式を示
す。第３図において縦方向は、チヤンネルに対応
する区分２４₁，２４₂…２４_oである。また横方
向は、微調用データ領域２４Ａ、方向指定データ
領域２４Ｂ、モード指定信号領域２４Ｃである。 FIG. 3 shows the data storage format of RAM 24. In FIG. 3, the vertical direction is divided into sections 24 ₁ , 24 ₂ . . . 24 _o corresponding to the channels. Further, in the horizontal direction, there are a fine adjustment data area 24A, a direction specifying data area 24B, and a mode specifying signal area 24C.

キーボードユニツト２２とRAM２４の関係
は、次のような関係である。選局に際しては、キ
ーボードユニツト２２のチヤンネル指定キースイ
ツチCH・０〜CT・９の２つが任意に選択的に
操作されることによつて、該２つのキースイツチ
の出力は操作順に従つてデコーダ２３に加えられ
る。この結果、デコーダ２３は、応答したデジタ
ル信号を発生し、このデジタル信号は、Ｉ／Ｏポ
ート２１を通り、ROMによつて構成された分周
比記憶回路１９のアドレスを指定する。アドレス
の指定された分周比記憶回路１９からは、分周比
指定用のデータが読み出される。このようにし
て、分周比記憶回路１９のデータが読み出される
ことによつて、テレビジヨン受像機は、選局状態
となる。 The relationship between the keyboard unit 22 and the RAM 24 is as follows. When selecting a channel, the two channel designation key switches CH. It will be done. As a result, the decoder 23 generates a responsive digital signal, which passes through the I/O port 21 and specifies an address in the frequency division ratio storage circuit 19 constituted by a ROM. Data for specifying the frequency division ratio is read from the frequency division ratio storage circuit 19 at which the address is specified. By reading out the data in the frequency division ratio storage circuit 19 in this manner, the television receiver enters the tuning state.

一方RAM２４においては、選択したチヤンネ
ルに対応するアドレスから、周波数微調動作に関
係するデータも読み出される。RAM２４の出力
データは、微調用データ、方向指定データ、モー
ド指定信号を含み、微調信号発生回路２０、モー
ド設定回路３０に入力される。 On the other hand, in the RAM 24, data related to the frequency fine adjustment operation is also read from the address corresponding to the selected channel. The output data of the RAM 24 includes fine adjustment data, direction designation data, and mode designation signal, and is input to the fine adjustment signal generation circuit 20 and the mode setting circuit 30.

例えば、チヤンネル指定キースイツチのCH・
０，CH・１が順次操作された場合、第１チヤン
ネルに対応するデジタル信号がデコーダ２３から
出力される。このデコーダ２３からのデジタル信
号は、分周比記憶回路１９のアドレス指定信号と
して、Ｉ／Ｏポートを通り、分周比読出し入力端
１９₁に加えられ、この分周比記憶回路１９から
は、第１チヤンネルを選局するための分周比設定
用データが読み出される。また、チヤンネル指定
キースイツチの応呼によるデコーダ２３からのデ
ジタル信号は、第１チヤンネルに対応するアドレ
スを指定するため、RAM２４に入力される結
果、その指定アドレスの微調用データ、方向指定
データが読み出される。読み出された微調用デー
タ、方向指定データは、Ｉ／Ｏポート２１を介し
て微調信号発生回路２０に入力される。 For example, for the channel specified key switch,
When CH.0 and CH.1 are operated in sequence, a digital signal corresponding to the first channel is output from the decoder 23. The digital signal from the decoder 23 passes through the I/O port and is applied to the division ratio read input terminal 19 ₁ as an addressing signal for the division ratio storage circuit 19 . Frequency division ratio setting data for selecting the first channel is read. Further, the digital signal from the decoder 23 in response to the channel designation key switch is input to the RAM 24 to designate the address corresponding to the first channel, and as a result, the fine adjustment data and direction designation data of the designated address are read out. . The read fine adjustment data and direction designation data are input to the fine adjustment signal generation circuit 20 via the I/O port 21.

微調信号発生回路２０においては、微調用デー
タ、方向指定データに基いて、自動周波数制御を
行うための処理がなされる。（具体的な処理動作
は、第２図、第５図において説明する。） 微調信号発生回路２０においては、バルス幅変
調動作と、デジタルアナログ変換動作が得られ、
これによつて得られた直流電圧は、AFT回路３
１に重畳電圧として入力される。このAFT回路
３１の出力電圧は、ゲート回路３２が端子３２₂
側に切換わつている場合は、チユーナの電圧制御
発振器の発振周波数を適正に制御すべく利用され
る。 In the fine adjustment signal generation circuit 20, processing for performing automatic frequency control is performed based on the fine adjustment data and direction designation data. (Specific processing operations will be explained in FIGS. 2 and 5.) In the fine adjustment signal generation circuit 20, a pulse width modulation operation and a digital-to-analog conversion operation are obtained.
The DC voltage obtained by this is the AFT circuit 3
1 as a superimposed voltage. The output voltage of this AFT circuit 31 _is
When switched to the side, it is used to properly control the oscillation frequency of the tuner's voltage controlled oscillator.

前記ゲート回路３２は、前記モード設定回路３
０からのモード指定信号に基いてその何れか一方
の端子３２₂，３２₁を選択する。ただしこの場
合、ゲート回路３２は、信号検出回路３３からの
所定レベルの出力があるときのみ、前記モード設
定回路３０からのモード指定信号の制御を受け
る。 The gate circuit 32 is connected to the mode setting circuit 3.
One of the terminals 32 ₂ and 32 ₁ is selected based on the mode designation signal from 0. However, in this case, the gate circuit 32 is controlled by the mode designation signal from the mode setting circuit 30 only when there is an output of a predetermined level from the signal detection circuit 33.

前記信号検出回路３３は、テレビジヨン信号処
理回路１２の映像中間周波数が所定周波数範囲内
の周波数であるか否かの判定を行う機能を有す
る。テレビジヨン信号処理回路１２の映像中間周
波数が前記所定周波数範囲内での周波数偏倚を補
正するときは、この信号検出回路３３の判定出力
がゲート回路３２に加えられ、このときゲート回
路３２はモード設定回路３０からのモード指定信
号に基いた制御を受ける。 The signal detection circuit 33 has a function of determining whether the video intermediate frequency of the television signal processing circuit 12 is within a predetermined frequency range. When the video intermediate frequency of the television signal processing circuit 12 corrects the frequency deviation within the predetermined frequency range, the judgment output of the signal detection circuit 33 is applied to the gate circuit 32, and at this time the gate circuit 32 adjusts the mode setting. It receives control based on a mode designation signal from circuit 30.

前記微調信号発生回路２０、モード設定回路３
０は、キーボードユニツト２２からの制御信号に
よつても操作される。 The fine adjustment signal generation circuit 20 and the mode setting circuit 3
0 is also operated by control signals from the keyboard unit 22.

第４図は、微調信号発生回路２０の内部構成と
その周辺部を示す。微調信号発生回路２０は、微
調データ処理回路４０、方向指定データ処理回路
４１、デジタルアナログ変換器４２、切換回路４
３、反転回路４４によつて構成される。 FIG. 4 shows the internal configuration of the fine adjustment signal generation circuit 20 and its peripheral parts. The fine adjustment signal generation circuit 20 includes a fine adjustment data processing circuit 40, a direction specifying data processing circuit 41, a digital-to-analog converter 42, and a switching circuit 4.
3. It is composed of an inverting circuit 44.

微調データ処理回路４０は、RAM２４から
Ｉ／Ｏポート２１を介して入力されたデータに基
くパルスデユーテイを有したパルス幅変調信号を
発生する。このパルス幅変調信号のパルスデユー
テイは、キーボードユニツト２２のフアンクシヨ
ンスイツチFU２，FU３を操作することによつて
も可変することができる。この微調データ処理回
路４０の出力（パルス幅変調信号）は、デジタル
アナログ変換器４２に入力されて直流電圧に変換
され切換回路４３に入力される。切換回路４３
は、直流電圧を反転回路４４を介してAFT回路
３１に入力するか又は直流電圧を直接AFT回路
３１に入力するかを何れか一方を決定する。 The fine adjustment data processing circuit 40 generates a pulse width modulation signal having a pulse duty based on data input from the RAM 24 through the I/O port 21. The pulse duty of this pulse width modulation signal can also be varied by operating the function switches FU2 and FU3 of the keyboard unit 22. The output (pulse width modulation signal) of the fine adjustment data processing circuit 40 is input to a digital-to-analog converter 42, converted to a DC voltage, and input to a switching circuit 43. Switching circuit 43
determines whether to input the DC voltage to the AFT circuit 31 via the inversion circuit 44 or directly input the DC voltage to the AFT circuit 31.

切換回路４３は、方向指定データ処理回路４１
の出力の内容によつて、出力端４３₁，４３₂の何
れか一方を選択する。 The switching circuit 43 is a direction specifying data processing circuit 41
Depending on the content of the output, either one of the output terminals 43 ₁ and 43 ₂ is selected.

方向指定データ処理回路４１は、RAM２４か
らＩ／Ｏポート２１を介して入力された方向指定
データに基き、前記切換回路４３を出力端４３₁
側あるいは出力端４３₂側に制御する機能を有す
る。また、この方向指定データ処理回路４１は、
方向指定データをラツチしているが、キーボード
ユニツト２２からの信号によつて、その内容が書
きかえられる場合がある。（これは第５図におい
て説明する。） モード設定回路３０はゲート回路３２を制御す
ることによつて最終的には受信システムに対し
PLL動作モード、AFT動作モードの何れかを設
定する。 The direction designation data processing circuit 41 switches the switching circuit 43 to the output terminal 43 ₁ based on the direction designation data inputted from the RAM 24 via the I/O port 21 .
It has a function to control the side or the output end ₄₃₂ side. Further, this direction designation data processing circuit 41 is
Although the direction designation data is latched, its contents may be rewritten by a signal from the keyboard unit 22. (This will be explained in FIG. 5.) The mode setting circuit 30 ultimately controls the receiving system by controlling the gate circuit 32.
Set either PLL operation mode or AFT operation mode.

第５図、第６図は、第４図の回路を更に具体的
に示す。キーボードユニツト２２に関しては、
AFT動作モードに関係するフアンクシヨンスイ
ツチFU１〜FU４が示される。 5 and 6 show the circuit of FIG. 4 in more detail. Regarding the keyboard unit 22,
Function switches FU1-FU4 related to the AFT operating mode are shown.

AFT回路に入力する重畳電圧は、次のように
発生される。キーボードユニツト２２において、
あるチヤンネルが選択されると、分周比記憶回路
１９から読み出されたデータは、プログラマブル
分周器１５の分周比指定入力端に加えられる。
（第１図参照） 一方、RAM２４から読み出されたデータは、
Ｉ／Ｏポート２１を通り、微調用データは微調デ
ータ処理回路４０へ、方向指定データは、方向指
定データ処理回路４１へ入力され、また、モード
指定信号はモード設定回路３０へ入力される。 The superimposed voltage input to the AFT circuit is generated as follows. In the keyboard unit 22,
When a certain channel is selected, the data read from the frequency division ratio storage circuit 19 is applied to the frequency division ratio designation input terminal of the programmable frequency divider 15.
(See Figure 1) On the other hand, the data read from the RAM 24 is
Through the I/O port 21, the fine adjustment data is input to the fine adjustment data processing circuit 40, the direction designation data is input to the direction designation data processing circuit 41, and the mode designation signal is input to the mode setting circuit 30.

微調データ処理回路４０は、プリセツタブルア
ツプダウンカウンタ５０、カウンタ５７、イクス
クルーシブノア回路５２，５３，５４，５５，５
６、イクスクルーシブオア回路５１、ノア回路５
８、インバータ５９，６０、フリツプフロツプ回
路６１、ナンド回路６２、ノア回路６３、インバ
ータ６４、ナンド回路６５、インバータ６６、ナ
ンド回路６７、インバータ６８、クロツクゲート
回路６９によつて構成される。 The fine adjustment data processing circuit 40 includes a presettable up-down counter 50, a counter 57, and exclusive NOR circuits 52, 53, 54, 55, 5.
6. Exclusive OR circuit 51, NOR circuit 5
8, inverters 59 and 60, a flip-flop circuit 61, a NAND circuit 62, a NOR circuit 63, an inverter 64, a NAND circuit 65, an inverter 66, a NAND circuit 67, an inverter 68, and a clock gate circuit 69.

微調データ処理回路４０は、プリセツタブルア
ツプダウンカウンタ５０の出力データに対応した
パルス幅のパルス幅変調出力をインバータ６６の
出力端に導出する。プリセツタブルアツプダウン
カウンタ５０の５ビツト入力端Ain，Bin，Cin，
Din，Einには、Load端子に加えられるクロツク
パルスφ₁のタイミングで、微調用データが書き
込まれる。この微調用データは、プリセツタブル
アツプダウンカウンタ５０の出力端Ao，Bo，
Co，Do，Eoにあらわれる。一方５ビツトカウン
タ５７は、所定サイクルで発振器９０のクロツク
パルスをカウントする。カウンタ５７の各ビツト
の出力端子は、それぞれ、イクスクルーシブノア
回路５２，５３，５４，５５，５６の各一方の入
力端に加えられるとともに、オール零を検出する
ノア回路５８にも入力される。このカウンタ５７
がオール零のときは、ノア回路５８、インバータ
５９を介してセツトパルスが得られ、このセツト
パルスはフリツプフロツプ６１をセツトすること
になる。 The fine adjustment data processing circuit 40 outputs a pulse width modulated output having a pulse width corresponding to the output data of the presettable up-down counter 50 to the output terminal of the inverter 66. 5-bit input terminals of presettable up-down counter 50 Ain, Bin, Cin,
Fine adjustment data is written to Din and Ein at the timing of clock pulse _φ1 applied to the Load terminal. This fine adjustment data is applied to the output terminals Ao, Bo, of the presettable up-down counter 50,
Appears in Co, Do, and Eo. On the other hand, the 5-bit counter 57 counts the clock pulses of the oscillator 90 at predetermined cycles. The output terminal of each bit of the counter 57 is applied to one input terminal of each exclusive NOR circuit 52, 53, 54, 55, and 56, respectively, and is also input to a NOR circuit 58 that detects all zeros. . This counter 57
When all are zero, a set pulse is obtained via the NOR circuit 58 and the inverter 59, and this set pulse sets the flip-flop 61.

一方前記イクスクルーシブノア回路５２，５
３，５４，５５，５６の各他方の入力端には、前
記プリセツタブルアツプダウンカウンタ５０の出
力端Ao，Bo，Co，Do，Eoの出力が加えられる。
したがつて、イクスクルーシブノア回路５２，５
３，５４，５５，５６は、プリセツタブルアツプ
ダウンカウンタ５０の出力と、カウンタ５７の出
力との比較を行う。そして、両出力が一致した場
合は、イクスクルーシブノア回路５２，５３，５
４，５５，５６の出力がすべて１になるため、こ
れは、ナンド回路６２によつて検出される。そし
てナンド回路６２は、オール１が入力されたとき
にその出力が０となり、これは前記フリツプフロ
ツプ回路６１のリセツトパルスとして利用される
ことになる。 On the other hand, the exclusive NOR circuits 52, 5
The outputs of the output terminals Ao, Bo, Co, Do, and Eo of the presettable up-down counter 50 are applied to the other input terminals of the counters 3, 54, 55, and 56, respectively.
Therefore, the exclusive NOR circuit 52,5
3, 54, 55, and 56 compare the output of the presettable up-down counter 50 and the output of the counter 57. If both outputs match, exclusive NOR circuits 52, 53, 5
Since the outputs of 4, 55, and 56 are all 1, this is detected by the NAND circuit 62. When all 1s are input to the NAND circuit 62, its output becomes 0, which is used as a reset pulse for the flip-flop circuit 61.

このようにフリツプフロツプ回路６１は、カウ
ンタ５７の巡回周期でセツトされ、カウンタ５７
の出力とプリセツタブルアツプダウンカウンタ５
０の出力とが一致したときにリセツトされること
になる。このフリツプフロツプ回路６１の出力
は、ナンド回路６５の第１入力端に加えられる。
一方、前記プリセツタブルアツプダウンカウンタ
５０の各出力端Ao，Bo，Co，Do，Eoの出力は、
オール零検出回路としてのノア回路６３に入力さ
れる。このノア回路６３の出力は、入力がオール
零にならないかぎり、０である。前記フリツプフ
ロツプ６１が禁止モードで動作するのを防ぐた
め、前記ノア回路６３の出力は、インバータ６４
を介して前記ナンド回路６５の他方の入力端に加
えられる。そしてナンド回路６５の出力はインバ
ータ６６を介して導出され、第６図に示す切換え
及びデジタルアナログ変換器に入力される。 In this way, the flip-flop circuit 61 is set at the cycle period of the counter 57, and
output and presettable up-down counter 5
It will be reset when it matches the output of 0. The output of this flip-flop circuit 61 is applied to a first input terminal of a NAND circuit 65.
On the other hand, the outputs of each output terminal Ao, Bo, Co, Do, and Eo of the presettable up-down counter 50 are as follows:
The signal is input to a NOR circuit 63 as an all-zero detection circuit. The output of this NOR circuit 63 is 0 unless the input becomes all zero. To prevent the flip-flop 61 from operating in the inhibit mode, the output of the NOR circuit 63 is connected to the inverter 64.
is applied to the other input terminal of the NAND circuit 65 through. The output of the NAND circuit 65 is then derived via an inverter 66 and input to the switching and digital-to-analog converter shown in FIG.

上記の構成によると、プリセツタブルアツプダ
ウンカウンタ５０の出力データに対応したパルス
幅のパルス幅変調出力は、インバータ６６から導
出される。 According to the above configuration, a pulse width modulated output having a pulse width corresponding to the output data of the presettable up-down counter 50 is derived from the inverter 66.

プリセツタブルアツプダウンカウンタ５０の出
力端Ao，Bo，Co，Do，Eoの出力は、オール１
のとき、ナンド回路６７によつて検出される。こ
のナンド回路６７の出力は、インバータ６８を介
して、ナンド回路９４，９５の各一方の端子に加
えられる。 The outputs of the output terminals Ao, Bo, Co, Do, and Eo of the presettable up-down counter 50 are all 1.
, it is detected by the NAND circuit 67. The output of this NAND circuit 67 is applied to one terminal of each of NAND circuits 94 and 95 via an inverter 68.

ナンド回路９４，９５，９６、インバータ９
７、ナンド回路９３は、後述するように、プリセ
ツタブルアツプダウンカウンタ５０に対する制御
部である。 NAND circuits 94, 95, 96, inverter 9
7. The NAND circuit 93 is a control section for the presettable up-down counter 50, as will be described later.

方向指定データ処理回路４１は、ナンド回路７
０、アンド回路７１、クロツクドインバータ７
２，７５、アンド回路７３、ノア回路７４、イン
バータ７６，７８、クロツクドゲート７７等によ
つて構成される。 The direction designation data processing circuit 41 is a NAND circuit 7
0, AND circuit 71, clocked inverter 7
2, 75, an AND circuit 73, a NOR circuit 74, inverters 76, 78, a clocked gate 77, and the like.

RAM２４から読み出され、Ｉ／Ｏポート２１
を通つた方向指定データは、インバータ７８を介
して、この方向指定データ処理回路４１に導入さ
れラツチされる。この方向指定データ処理回路４
１の出力は、インバータ７６の出力端側から導出
され、イクスクルーシブオア回路５１の一方の入
力端に加えられる。方向指定データ処理回路４１
は、クロツクパルスφ₂，₂のタイミングで方向
指定データ（０又は１）をその内部で巡回し、ラ
ツチする。クロツクパルスφ₂，₂は、コントロ
ール装置２５からＩ／Ｏポート２１を介して入力
されるクロツクパルスが、インバータ７９，８０
に加えられることによつてつくられる。方向指定
データ処理回路４１にラツチされている方向指定
データ（０又は１）は、一定の条件が成立すれ
ば、その内容が反転される。ナンド回路７０、ア
ンド回路７１の出力は、方向指定データの内容を
反転させるために利用される。 Read from RAM24, I/O port 21
The direction designation data passed through is introduced into this direction designation data processing circuit 41 via an inverter 78 and latched. This direction designation data processing circuit 4
The output of 1 is derived from the output end of the inverter 76 and applied to one input end of the exclusive OR circuit 51. Direction designation data processing circuit 41
internally circulates and latches direction designation data (0 or 1) at the timing of clock pulses φ ₂ and ₂ . Clock pulses φ ₂ , ₂ are clock pulses input from the control device 25 through the I/O port 21 and are input to the inverters 79 , 80 .
created by being added to. The content of the direction designation data (0 or 1) latched in the direction designation data processing circuit 41 is reversed if a certain condition is satisfied. The outputs of the NAND circuit 70 and the AND circuit 71 are used to invert the contents of the direction designation data.

方向指定データ処理回路４１を構成するノア回
路７４の出力は、第６図の切換回路４３に対する
制御信号としても利用される。つまり、ノア回路
７４の出力は前記パルス幅変調出力をアナログ信
号に変換する場合に、正方向の電圧に変換するか
あるいは負方向の電圧に変換するかを決定するこ
とになる。つまり、ノア回路７４の出力端７４₁
は、第６図に示すように抵抗R₂，R₁の一端に接
続され、各抵抗R₂，R₇の他端は、トランジスタ
T₁，T₄のベースにそれぞれ接続されている。ま
た、パルス幅変調出力が得られるインバータ６６
の出力端は、抵抗R₁，R₆の一端に接続され、こ
の抵抗R₁，R₆の他端は、トランジスタT₂，T₅の
ベースに接続されている。 The output of the NOR circuit 74 constituting the direction designation data processing circuit 41 is also used as a control signal for the switching circuit 43 in FIG. That is, when converting the pulse width modulation output into an analog signal, the output of the NOR circuit 74 determines whether to convert it into a positive voltage or a negative voltage. In other words, the output terminal 74 ₁ of the NOR circuit 74
are connected to one end of resistors R ₂ and R ₁ as shown in FIG. 6, and the other end of each resistor R ₂ and R ₇ is connected to a transistor.
They are connected to the bases of T ₁ and T ₄ , respectively. In addition, an inverter 66 that provides pulse width modulation output
The output ends of are connected to one ends of resistors R ₁ and R ₆ , and the other ends of these resistors R ₁ and R ₆ are connected to the bases of transistors T ₂ and T ₅ .

トランジスタT₂のエミツタは、前記トランジ
スタT₁のコレクタに接続され、このトランジス
タT₁のエミツタは、基準電位端に接続されてい
る。さらにトランジスタT₂のコレクタは、抵抗
R₃を介して電源端子（＋Vcc）に接続されるとと
もに、抵抗R₄を介してトランジスタT₃のベース
に接続される。このトランジスタT₃のベースは、
コンデンサC₁を介して基準電位端に接続され、
コレクタは、抵抗R₅を介して電源端子（＋Vcc）
に接続される。そして、トランジスタT₃のエミ
ツタは、出力端１００に接続される。この出力端
１００と電源端子（＋Vcc）間には、抵抗R₁₁が
接続され、また出力端１００と基準電位端間に
は、抵抗R₁₂が接続される。 The emitter of the transistor _T2 is connected to the collector of the transistor _T1 , and the emitter of the transistor _T1 is connected to the reference potential terminal. Furthermore, the collector of transistor T ₂ is connected to the resistor
It is connected to the power supply terminal (+Vcc) via R ₃ and to the base of transistor T ₃ via resistor R ₄ . The base of this transistor T ₃ is
Connected to the reference potential end via capacitor _C1 ,
The collector is connected to the power supply terminal (+Vcc) via resistor _R5 .
connected to. The emitter of transistor T ₃ is connected to output terminal 100 . A resistor R ₁₁ is connected between the output terminal 100 and the power supply terminal (+Vcc), and a resistor R ₁₂ is connected between the output terminal 100 and the reference potential terminal.

次に前記トランジスタT₅は、そのベースが前
記トランジスタT₄のコレクタに接続されている。
このトランジスタT₄のエミツタは基準電位端に
接続される。前記トランジスタT₅のコレクタは、
電源端子（＋Vcc）に接続され、エミツタは、抵
抗R₆を介して基準電位端に接続される。さらに
トランジスタT₅のエミツタは、抵抗R₉を介して
トランジスタT₆のベースに接続される。このト
ランジスタT₆のベースは、コンデンサC₂を介し
て基準電位端に接続され、エミツタは、抵抗R₁₀
を介して基準電位端に接続される。そして、トラ
ンジスタT₆のコレクタは、トランジスタT₃のエ
ミツタに接続されるとともに抵抗R₁₁，R₁₂の接
続中点を介して出力端１００に接続される。 Next, the transistor _T5 has its base connected to the collector of the transistor _T4 .
The emitter of this transistor _T4 is connected to the reference potential terminal. The collector of said transistor _T5 is
It is connected to the power supply terminal (+Vcc), and its emitter is connected to the reference potential terminal via a resistor _R6 . Furthermore, the emitter of transistor T ₅ is connected via a resistor R ₉ to the base of transistor T ₆ . The base of this transistor T ₆ is connected to the reference potential terminal through the capacitor C ₂ , and the emitter is connected to the resistor R ₁₀
Connected to the reference potential terminal via. The collector of the transistor T ₆ is connected to the emitter of the transistor T ₃ and is also connected to the output terminal 100 via the midpoint between the resistors R ₁₁ and R ₁₂ .

方向指定データ処理回路４１の出力は、トラン
ジスタT₁，T₄のベースに入力される。方向指定
データ処理回路４１のノア回路７４の出力がハイ
レベル“１”であるときは、トランジスタT₁，
T₄がオンする。このため、トランジスタT₂，T₃
の信号系路が働き、インバータ６６から導出され
るパルス幅変調波を平滑し、出力端１００に直流
電圧を導出する。 The output of the direction specifying data processing circuit 41 is input to the bases of transistors T ₁ and T ₄ . When the output of the NOR circuit 74 of the direction specifying data processing circuit 41 is at high level “1”, the transistors T ₁ ,
T ₄ turns on. Therefore, transistors T ₂ , T ₃
The signal path operates to smooth the pulse width modulated wave derived from the inverter 66 and derive a DC voltage to the output terminal 100.

方向指定データ処理回路４１のノア回路７４の
出力がロウレベル“０”であるときは、トランジ
スタT₁，T₄はオフする。このため、トランジス
タT₅，T₆の信号系路が働き、インバータ６６か
ら導出されるパルス幅変調波を平滑し、出力端１
００に直流電圧を導出する。 When the output of the NOR circuit 74 of the direction designation data processing circuit 41 is at low level "0", the transistors T ₁ and T ₄ are turned off. Therefore, the signal path of the transistors T ₅ and T ₆ works to smooth the pulse width modulated wave derived from the inverter 66, and the output terminal 1
Derive the DC voltage at 00.

トランジスタT₂，T₃の信号系路によつてパル
ス幅変調波が平滑される場合と、トランジスタ
T₅，T₆の信号系路によつてパルス幅変調波が平
滑される場合とでは、パルスデユーテイの変化に
対する出力直流電圧の増減方向か反対の関係とな
る。 When the pulse width modulated wave is smoothed by the signal path of transistors T ₂ and T ₃ , and when the pulse width modulated wave is smoothed by the signal path of transistors T 2 and T
In the case where the pulse width modulated wave is smoothed by the signal paths T ₅ and T ₆ , the relationship between the increase and decrease of the output DC voltage with respect to the change in pulse duty is the opposite.

上記したように、微調データ処理回路４０にお
いては、微調用データに基くパルス幅のパルス幅
変調波が得られる。また方向指定データ処理回路
４１においては、第６図のデジタルアナログ変換
部における切換回路（トランジスタT₁，T₄等に
て構成される）を制御するための出力が得られ
る。デジタルアナログ変換器の出力は、第４図に
て説明したように、AFT回路３１に対する重畳
電圧として利用される。 As described above, in the fine adjustment data processing circuit 40, a pulse width modulated wave having a pulse width based on the fine adjustment data is obtained. Further, in the direction specifying data processing circuit 41, an output for controlling the switching circuit (consisting of transistors _T1 , _T4, etc.) in the digital-to-analog converter shown in FIG. 6 is obtained. The output of the digital-to-analog converter is used as a superimposed voltage for the AFT circuit 31, as explained in FIG.

AFT回路３１の出力は、ゲート回路３２を介
してチユーナの発振周波数制御端に加えられる。 The output of the AFT circuit 31 is applied to the oscillation frequency control terminal of the tuner via the gate circuit 32.

ゲート回路３２は、モード設定回路３０の出力
及び信号検出回路３３の出力に応じてPLL動作
モードからAFT動作モードに切換えられる。第
５図に戻つて説明するに、プリセツタブルアツプ
ダウンカウンタ５０、方向指定データ処理回路４
１に対しては、外部からの操作によつてプリセツ
トデータとか方向指定データを変更するための制
御手段が接続される。 The gate circuit 32 is switched from the PLL operation mode to the AFT operation mode according to the output of the mode setting circuit 30 and the output of the signal detection circuit 33. Returning to FIG. 5, the presettable up-down counter 50, the direction designation data processing circuit 4
1 is connected to a control means for changing preset data or direction designation data by external operation.

操作部は、キーボードユニツト２２に設けられ
る。フアンクシヨンスイツチFU１，FU２，FU
３の各一方の端子は、電源端子に接続される。フ
アンクシヨンスイツチFU１の他方の端子は、フ
リツプフロツプ回路８１の入力端Ｄに接続され
る。また、フアンクシヨンスイツチFU２の他方
の端子は、フリツプフロツプ回路８２の入力端Ｄ
に接続され、フアンクシヨンスイツチFU３の他
方の端子は、フリツプフロツプ回路８３の入力端
Ｄに接続される。フアンクシヨンスイツチFU４
は、PLL動作モードあるいはAFT動作モードを
決定するためのもので、スイツチ部１０１，１０
２から構成される。スイツチ部１０１，１０２の
一方の端子は、電源端子に接続され、他方の端子
はそれぞれフリツプフロツプ回路８４のセツト入
力端Ｓ、オア回路を介して接続されまたリセツト
入力端Ｒに直接接続されている。したがつて、ス
イツチ部１０１がオンスイツチ部１０２がオフし
たときは、フリツプフロツプ回路８４はセツトさ
れ、スイツチ部１０２がオン、スイツチ部１０１
がオフしたときは、フリツプフロツプ回路８４は
リセツトされる。さらにまた、スイツチ部１０１
の出力は、モード設定回路３０のモード指定信号
を反転させることも可能である。 The operating section is provided in the keyboard unit 22. Function switch FU1, FU2, FU
One terminal of each of the terminals 3 is connected to a power supply terminal. The other terminal of the function switch FU1 is connected to the input terminal D of the flip-flop circuit 81. The other terminal of the function switch FU2 is connected to the input terminal D of the flip-flop circuit 82.
The other terminal of the function switch FU3 is connected to the input terminal D of the flip-flop circuit 83. Function switch FU4
is for determining the PLL operation mode or AFT operation mode, and is used by the switch sections 101 and 10.
Consists of 2. One terminal of the switch sections 101 and 102 is connected to a power supply terminal, and the other terminal is connected to a set input terminal S of a flip-flop circuit 84 through an OR circuit, and is also directly connected to a reset input terminal R. Therefore, when the switch section 101 turns off and the on switch section 102 turns off, the flip-flop circuit 84 is set, the switch section 102 turns on, and the switch section 101 turns off.
When the flip-flop circuit 84 is turned off, the flip-flop circuit 84 is reset. Furthermore, the switch section 101
The output can also invert the mode designation signal of the mode setting circuit 30.

前記フリツプフロツプ回路８４の非反転出力端
Ｑは、ナンド回路９１の第３入力端に接続され
る。このナンド回路９１の第２入力端には、発振
器９０の出力端が接続されている。発振器９０の
出力端は、フリツプフロツプ回路８１，８２，８
３のクロツク入力端及び５ビツトのカウンタ５７
のクロツク入力端C_Kにも接続される。 A non-inverting output terminal Q of the flip-flop circuit 84 is connected to a third input terminal of a NAND circuit 91. The second input terminal of this NAND circuit 91 is connected to the output terminal of the oscillator 90 . The output terminal of the oscillator 90 is connected to flip-flop circuits 81, 82, 8
3 clock input terminal and 5-bit counter 57
It is also connected to the clock input terminal _{CK of} .

前記ナンド回路９１の出力端は、分周器９２の
入力端に接続され、この分周器９２の出力端はナ
ンド回路９３の第２入力端に接続されている。こ
のナンド回路９３の出力端は、前記プリセツタブ
ルアツプダウンカウンタ５０のクロツク入力端に
接続されている。また、前記ナンド９３の第３入
力端には、前記ノア回路５８（５ビツトのカウン
タ５７のオール０出力を検知する）の出力がイン
バータ５９，６０を介して加えられる。さらに前
記ナンド回路９３の第４入力端には、インバータ
９７の出力が加えられる。 The output terminal of the NAND circuit 91 is connected to the input terminal of a frequency divider 92, and the output terminal of this frequency divider 92 is connected to a second input terminal of a NAND circuit 93. The output terminal of this NAND circuit 93 is connected to the clock input terminal of the presettable up-down counter 50. Further, the output of the NOR circuit 58 (which detects all 0 outputs of the 5-bit counter 57) is applied to the third input terminal of the NAND 93 via inverters 59 and 60. Furthermore, the output of the inverter 97 is applied to the fourth input terminal of the NAND circuit 93.

インバータ９７、ナンド回路９４，９５，９６
は、フアンクシヨンスイツチFU２，FU３の操作
状態とか、プリセツタブルアツプダウンカウンタ
５０の出力がオール１となつた状態に応じてナン
ド回路９３を制御する制御部である。 Inverter 97, NAND circuits 94, 95, 96
is a control section that controls the NAND circuit 93 in accordance with the operating states of the function switches FU2 and FU3 or the state in which the outputs of the presettable up-down counter 50 are all 1's.

フリツプフロツプ回路８２の出力Ｑは、オア回
路８５の第１入力端、イクスクルーシブオア回路
５１の第２入力端、ナンド回路９４の第２入力
端、ナンド回路７０の第２入力端に加えられる。
また、フリツプフロツプ回路８３の出力端Ｑは、
オア回路８５の第２入力端、ナンド回路９１の第
１入力端、分周器９２のリセツト端、ナンド回路
９３の第１入力端、ナンド回路９５の第２入力
端、アンド回路７１の第２入力端にそれぞれ接続
される。 The output Q of the flip-flop circuit 82 is applied to the first input terminal of the OR circuit 85, the second input terminal of the exclusive OR circuit 51, the second input terminal of the NAND circuit 94, and the second input terminal of the NAND circuit 70.
Furthermore, the output terminal Q of the flip-flop circuit 83 is
The second input terminal of the OR circuit 85 , the first input terminal of the NAND circuit 91 , the reset terminal of the frequency divider 92 , the first input terminal of the NAND circuit 93 , the second input terminal of the NAND circuit 95 , the second input terminal of the AND circuit 71 connected to each input terminal.

この発明の実施例は上述の如く構成されるもの
で、次に具体的な動作と、この装置の扱いについ
て説明する。 The embodiment of the present invention is constructed as described above, and next, the specific operation and handling of this device will be explained.

キーボードユニツト２２のチヤンネル指定キー
スイツチが操作され、たとえば第１チヤンネルが
選択されたとする。このとき、この第１チヤンネ
ルに対応して、RAM２４には、モード指定信
号、微調用データ、方向指定データが記憶されて
いるものと仮定する。 Assume that the channel designation key switch of the keyboard unit 22 is operated and, for example, the first channel is selected. At this time, it is assumed that a mode designation signal, fine adjustment data, and direction designation data are stored in the RAM 24 corresponding to this first channel.

第１チヤンネルの選択がなされると、このチヤ
ンネルに対応したデータが分周比記憶回路１９か
ら読み出され、プログラマブル分周器１５の分周
比設定入力端に加えられる。なおこのときゲート
回路３２は、端子３２₁側に切換られており、受
信システムは、PLL動作モードに設定されてい
る。この受信動作によつて、第１チヤンネルが受
信されると、受信検出回路３３から所定レベルの
出力電圧が得られる。この信号検出回路３３の出
力電圧は、ゲート回路３２に印加される。これに
よつて、ゲート回路３２は、モード設定回路３０
からのモード指定信号によつて制御可能な状態と
なる。 When the first channel is selected, data corresponding to this channel is read from the frequency division ratio storage circuit 19 and applied to the frequency division ratio setting input terminal of the programmable frequency divider 15. Note that at this time, the gate circuit 32 is switched to the terminal ₃₂₁ side, and the receiving system is set to the PLL operation mode. When the first channel is received by this reception operation, an output voltage of a predetermined level is obtained from the reception detection circuit 33. The output voltage of this signal detection circuit 33 is applied to the gate circuit 32. This allows the gate circuit 32 to control the mode setting circuit 30.
The state becomes controllable by the mode designation signal from.

一方、第１チヤンネルが選択されたとき、
RAM２４からは、第１チヤンネルに対応した微
調データ、方向指定データが読み出され、これは
Ｉ／Ｏポート２１を介して、微調データ処理回路
４０、方向指定データ処理回路４１に入力され
る。微調データ処理回路４０においては、微調デ
ータに基くパルス幅のパルス幅変調出力が得られ
る。また方向指定データ処理回路４１の出力は、
第６図で説明したデジタルアナログ変換部のトラ
ンジスタT₁，T₄を制御する。 On the other hand, when the first channel is selected,
Fine adjustment data and direction designation data corresponding to the first channel are read from the RAM 24, and are inputted to the fine adjustment data processing circuit 40 and direction designation data processing circuit 41 via the I/O port 21. In the fine adjustment data processing circuit 40, a pulse width modulated output having a pulse width based on the fine adjustment data is obtained. Further, the output of the direction specifying data processing circuit 41 is
The transistors T ₁ and T ₄ of the digital-to-analog conversion section explained in FIG. 6 are controlled.

これによつて、微調信号発生回路２０からは、
アンテナ入力周波数のずれによつて生じる中間周
波数のずれを補正するためのAFT電圧が得られ
る。一方、ゲート回路３２は、モード設定回路３
０からの出力によつて端子３２₂側に切換えられ、
受信システムはいわゆるAFT動作モードに切換
えられることになる。 As a result, from the fine adjustment signal generation circuit 20,
An AFT voltage can be obtained to correct the shift in the intermediate frequency caused by the shift in the antenna input frequency. On the other hand, the gate circuit 32 is connected to the mode setting circuit 3.
is switched to the terminal ₃₂₂ side by the output from 0,
The receiving system will be switched to the so-called AFT mode of operation.

上記のAFT動作モードにおいて、この動作時
に発生しているAFT電圧では充分な画像が得ら
れないときは、フアンクシヨンスイツチFU２あ
るいはFU３が操作されて画像が最良となるよう
に調整される。 In the AFT operation mode described above, if a sufficient image cannot be obtained with the AFT voltage generated during this operation, the function switch FU2 or FU3 is operated to adjust the image to be the best.

〔〕 今、方向指定データが１であつたとする
と、イクスクルーシブオア回路５１の第１、第
２入力端は１，０であり、出力は１である。こ
のとき、フアンクシヨンスイツチFU₂が操作さ
れると、フリツプフロツプ回路８２の出力Ｑは
１となる。これによつて、オア回路８５の出力
は、１、ナンド回路９１，９３の第１入力端は
１となり、分周器９２のリセツトは解除され
る。ナンド回路９１の第２入力端には、発振器
９０の発振出力が加えられ、第３入力端にはモ
ード指定信号として１が加えられている。した
がつて、発振器９０の出力は、ナンド回路９１
を介して分周器９２に入力され分周される。こ
の分周器９２の分周出力は、ナンド回路９３の
第２入力端に加えられる。このナンド回路９３
の第３入力端には、前記５ビツトカウンタ５７
の出力がオール０となつたことを検出するノア
回路５８の出力がインバータ５９，６０を介し
て入力される。したがつて、５ビツトカウンタ
５７の出力がオール０となつた期間にナンド回
路９３の第３入力端は１となる。さらに、ナン
ド回路93の第４入力端には、インバータ９７の
出力が加えられている。ここでは、インバータ
９７の出力は１である。というのは、ナンド回
路６７の出力は１、インバータ６８の出力は０
であり、ナンド回路９４の出力は１、ナンド回
路９５の出力は１、ナンド回路９６の出力は０
であるからである。[] Now, if the direction designation data is 1, the first and second input terminals of the exclusive OR circuit 51 are 1, 0, and the output is 1. At this time, when the function switch _FU2 is operated, the output Q of the flip-flop circuit 82 becomes 1. As a result, the output of the OR circuit 85 becomes 1, the first input terminals of the NAND circuits 91 and 93 become 1, and the reset of the frequency divider 92 is released. The oscillation output of the oscillator 90 is applied to the second input terminal of the NAND circuit 91, and 1 is applied to the third input terminal as a mode designation signal. Therefore, the output of the oscillator 90 is the NAND circuit 91
The signal is input to the frequency divider 92 via the frequency divider 92 and frequency-divided. The frequency-divided output of this frequency divider 92 is applied to a second input terminal of a NAND circuit 93. This NAND circuit 93
The 5-bit counter 57 is connected to the third input terminal of the 5-bit counter 57.
The output of a NOR circuit 58, which detects that the outputs of the inverters become all 0, is inputted via inverters 59 and 60. Therefore, during the period when the output of the 5-bit counter 57 is all 0, the third input terminal of the NAND circuit 93 becomes 1. Furthermore, the output of the inverter 97 is applied to the fourth input terminal of the NAND circuit 93. Here, the output of inverter 97 is 1. This is because the output of the NAND circuit 67 is 1 and the output of the inverter 68 is 0.
The output of the NAND circuit 94 is 1, the output of the NAND circuit 95 is 1, and the output of the NAND circuit 96 is 0.
This is because.

この結果、フアンクシヨンスイツチFU２が
操作されて、フリツプフロツプ回路８２の出力
Ｑが１になると、発振器９０の分周出力は、ナ
ンド回路９３の出力端にあらわれ、プリセツタ
ブルアツプダウンカウンタ５０に間欠的にクロ
ツクパルスとして入力する。 As a result, when the function switch FU2 is operated and the output Q of the flip-flop circuit 82 becomes 1, the divided output of the oscillator 90 appears at the output terminal of the NAND circuit 93, and the presettable up-down counter 50 is intermittently input as a clock pulse.

したがつて、プリセツタブルアンプダウンカ
ウンタ５０は、このときイクスクルーシブオア
回路５１の出力が０であるから、ダウンカウン
ト動作を行う。プリセツタブルアツプダウンカ
ウンタ５０の出力データが減少されると、イン
バータ６６から得られる幅変調波のパルス幅も
小さくなる。一方向指定データは１であるか
ら、方向指定データ処理回路４１のノア回路７
４の出力は０である。したがつて、第６図にお
いては、トランジスタT₅，T₆の系路が働き、
パルスが小さくなればなるほど、出力端１００
にあらわれる直流電圧は増加する。このよう
に、フアンクシヨンスイツチFU２を操作する
と、AFT回路３１に対する重畳電圧が次第に
増大し、チユーナの局部発振器の発振周波数も
高くなる方向へ制御される。 Therefore, since the output of the exclusive OR circuit 51 is 0 at this time, the presettable amplifier down counter 50 performs a down count operation. When the output data of the presettable up-down counter 50 is decreased, the pulse width of the width modulated wave obtained from the inverter 66 also becomes smaller. Since the one-way designation data is 1, the NOR circuit 7 of the direction designation data processing circuit 41
The output of 4 is 0. Therefore, in FIG. 6, the circuit of transistors T ₅ and T ₆ works,
The smaller the pulse, the more the output end 100
The DC voltage appearing on increases. In this way, when the function switch FU2 is operated, the superimposed voltage applied to the AFT circuit 31 is gradually increased, and the oscillation frequency of the local oscillator of the tuner is also controlled to become higher.

上記のような制御動作の途中で、テレビジヨ
ン受像機の画面が最良の状態となれば、フアン
クシヨンスイツチFU２はオフされる。 During the above-described control operation, when the screen of the television receiver reaches its optimum state, the function switch FU2 is turned off.

このとき、プリセツタブルアツプダウンカウ
ンタ５０の出力データ及び方向指定データを
RAM２４に記憶させる場合には、フアンクシ
ヨンスイツチFU１が操作される。 At this time, the output data and direction designation data of the presettable up-down counter 50 are
When storing the data in the RAM 24, the function switch FU1 is operated.

フアンクシヨンスイツチFU１が操作される
と、フリツプフロツプ回路８１の出力Ｑが１と
なり、クロツクパルスφ₁が発生する。このこ
のクロツクパルスφ₁は、クロツクドゲート群
６９を制御するので、プリセツタブルアツプダ
ウンカウンタ５０の出力データは、微調用デー
タとしてＩ／Ｏポートを通りRAM２４に記憶
される。また、クロツクパルスφ₁は、クロツ
クドゲート７７をも制御するので、方向指定デ
ータ１はＩ／Ｏポート２１を介してRAM２４
に記憶される。さらにこのとき、フリツプフロ
ツプ回路８４の出力Ｑも、モード指定信号１と
してRAM２４に記憶される。なおRAM２４
のアドレスは、先に第１チヤンネルを指定した
ときにこのチヤンネルに対応する領域が指定さ
れている。 When the function switch FU1 is operated, the output Q of the flip-flop circuit 81 becomes 1, and a clock pulse _φ1 is generated. Since this clock pulse φ ₁ controls the clocked gate group 69, the output data of the presettable up-down counter 50 is stored in the RAM 24 through the I/O port as fine adjustment data. Furthermore, since the clock pulse φ ₁ also controls the clocked gate 77, the direction designation data 1 is sent to the RAM 24 via the I/O port 21.
is memorized. Furthermore, at this time, the output Q of the flip-flop circuit 84 is also stored in the RAM 24 as the mode designation signal 1. In addition, RAM24
For the address, when the first channel was specified earlier, the area corresponding to this channel was specified.

次に、先の説明のように、フアンクシヨンス
イツチFU２を操作している途中において、プ
リセツタブルアツプダウンカウンタ５０出力デ
ータがオール０になつた場合と、オール１にな
つた場合の動作を説明する。 Next, as explained earlier, we will explain the operation when the output data of the presettable up-down counter 50 becomes all 0 and when it becomes all 1 while operating the function switch FU2. explain.

パルスデユーテが可変されている途中におい
て、プリセツタブルアツプダウンカウンタ５０
の出力データがオール０になると、このこと
は、ノア回路６３によつて検出される。ノア回
路６３は、その入力がオール０となつた場合、
その出力は１となり、この出力はインバータ６
４を介してナンド回路６５を制御する。このた
め、ナンド回路６５の出力は１、インバータ６
６の出力は、０となる。このことは、第６図の
出力端１００の電圧が最高値に達したことを意
味する。 While the pulse duty is being varied, the presettable up-down counter 50
When the output data becomes all 0, this is detected by the NOR circuit 63. When the input of the NOR circuit 63 becomes all 0,
Its output becomes 1, and this output is inverter 6
A NAND circuit 65 is controlled via the NAND circuit 4. Therefore, the output of the NAND circuit 65 is 1, and the output of the inverter 6 is 1.
The output of 6 is 0. This means that the voltage at the output terminal 100 in FIG. 6 has reached its maximum value.

一方、前記ノア回路６３の出力１は、方向指
定データ処理回路４１のナンド回路７０の第１
入力端、アンド回路７１の第１入力端に加えら
れる。このため、ナンド回路７０の出力は０に
変り、方向指定データ処理回路４１にラツチさ
れる方向指定データが１から０に変換される。 On the other hand, the output 1 of the NOR circuit 63 is the first output of the NAND circuit 70 of the direction specifying data processing circuit 41.
The input terminal is applied to the first input terminal of the AND circuit 71. Therefore, the output of the NAND circuit 70 changes to 0, and the direction designation data latched in the direction designation data processing circuit 41 is converted from 1 to 0.

このため、プリセツタブルアツプダウンカウ
ンタ５０は、アツプカウンド動作に切換わる。
また、第６図の回路は、トランジスタT₂，T₃
の信号系路が働くようになる。 Therefore, the presettable up-down counter 50 switches to up-count operation.
Moreover, the circuit of FIG. 6 includes transistors T ₂ and T ₃
signal system becomes operational.

プリセツタブルアツプダウンカウンタ５０が
アツプカウント動作を開始すると、インバータ
６６から得られるパルス幅変調波のパルス幅は
次第に増加してくる。このパルス幅が次第に増
加すると、第６図のトランジスタT₂，T₃の信
号系路の働きによつて、、トランジスタT₃に流
れる電流量が小さくなり出力端１００の直流電
圧が次第に減少してくる。 When the presettable up-down counter 50 starts counting up, the pulse width of the pulse width modulated wave obtained from the inverter 66 gradually increases. As this pulse width gradually increases, the amount of current flowing through the transistor T ₃ becomes smaller due to the function of the signal path of the transistors T ₂ and T ₃ in FIG. 6, and the DC voltage at the output terminal 100 gradually decreases. come.

プリセツタブルアツプダウンンカウンタ５０
のカウント動作が進み、出力データがオール１
になると、これはナンド回路６７によつて検出
される。ナンド回路６７は、入力がオール１に
なると出力は０となり、インバータ６８の出力
は１となる。このため、ナンド回路９４，９５
の出力は、０，１となり、ナンド回路９６の出
力は、１、インバータ９７の出力は０となる。
したがつて、ナンド回路９３の第４入力端が０
になるので、プリセツタブルアツプダウンカウ
ンタ５０にはクロツクパルスは加えられなくな
る。 Presettable up-down counter 50
The count operation progresses and the output data becomes all 1.
This is detected by the NAND circuit 67. When the inputs of the NAND circuit 67 are all 1, the output becomes 0, and the output of the inverter 68 becomes 1. Therefore, NAND circuits 94, 95
The outputs of the NAND circuit 96 are 1, and the output of the inverter 97 is 0.
Therefore, the fourth input terminal of the NAND circuit 93 is 0.
Therefore, no clock pulse is applied to the presettable up-down counter 50.

〔〕 次に、上述した状態から、フアンクシヨ
ンスイツチFU３を操作した場合について説明
する。今方向指定データは０、プリセツタブル
アツプダウンカウンタ５０はアツプカウント動
作し出力データがオール１になつている。[] Next, a case will be described in which the function switch FU3 is operated from the above-mentioned state. The current direction designation data is 0, and the presettable up-down counter 50 is in up-count operation and the output data is all 1.

まず、フアンクシヨンスイツチFU２が離さ
れるとイクスクルーシブオア回路５１の出力は
０となり、プリセツタブルアツプダウンカウン
タ５０は、ダウンカウント動作することができ
クロツク１個分ダウンカウントする。次にフア
ンクシヨンスイツチFU３が押されると、フリ
ツプフロツプ回路８３の出力Ｑが１となる。こ
のため、発振器９０の発振出力は、分周され
て、プリセツタブルアツプダウンカウンタ５０
のクロツク入力端に入力することができる。こ
れによつて、インバータ６６から出力されるパ
ルス幅変調出力は、そのパルス幅が次第に小さ
くなる。一方、第６図のトランジスタT₂，T₃
の信号系路においては、バルス幅の縮少に伴つ
て、次第にトランジスタT₃に流れる電流量が
大きくなり、出力端１００の出力電圧は次第に
増大する。 First, when the function switch FU2 is released, the output of the exclusive OR circuit 51 becomes 0, and the presettable up-down counter 50 can perform a down-counting operation and down-counts by one clock. Next, when the function switch FU3 is pressed, the output Q of the flip-flop circuit 83 becomes 1. Therefore, the oscillation output of the oscillator 90 is frequency-divided and output to the presettable up-down counter 50.
can be input to the clock input terminal of As a result, the pulse width of the pulse width modulated output output from the inverter 66 becomes gradually smaller. On the other hand, the transistors T ₂ and T ₃ in FIG.
In the signal path, as the pulse width decreases, the amount of current flowing through the transistor _T3 gradually increases, and the output voltage at the output terminal 100 gradually increases.

次にプリセツタブルアツプダウンカウンタ５
０の出力データがオール０になると、これは、
ノア回路６３によつて検出される。このときの
ノア回路６３の出力は１であり、方向指定デー
タ処理回路４１のナンド回路７０、アンド回路
７１の各一方の入力端に加えられる。このた
め、アンド回路７１の出力が１となり、方向指
定データ処理回路４１のラツチデータが０から
１に切換えられる。 Next, presettable up/down counter 5
When the output data of 0 becomes all 0, this becomes
It is detected by the NOR circuit 63. At this time, the output of the NOR circuit 63 is 1, which is applied to one input terminal of each of the NAND circuit 70 and the AND circuit 71 of the direction designation data processing circuit 41. Therefore, the output of the AND circuit 71 becomes 1, and the latch data of the direction designation data processing circuit 41 is switched from 0 to 1.

このとき、イクスクルーシブオア回路５１の
入力は、１，０となり出力は１となるから、プ
リセツタブルアンプダウンカウンタ５０は、ア
ツプカウント動作を行うことができる。次に、
方向指定データ処理回路４１のノア回路７４の
出力は、０であるから第６図の変換部において
は、トランジスタT₅，T₆の信号系路が働く。 At this time, the inputs of the exclusive OR circuit 51 are 1, 0, and the output is 1, so the presettable amplifier down counter 50 can perform an up-count operation. next,
Since the output of the NOR circuit 74 of the direction designation data processing circuit 41 is 0, the signal path of the transistors T ₅ and T ₆ operates in the converter shown in FIG.

プリセツタブルアツプダウンカウンタ５０が
アツプカウント動作すると、インバータ６６の
出力端に得られるパルス幅変調出力は、次第に
パルス幅が広くなる。このため、第６図のトラ
ンジスタT₆に流れる電流量は次第に大きくな
り、出力端１００の出力電圧は次にアース電位
に近づくことになる。 When the presettable up-down counter 50 performs an up-count operation, the pulse width modulated output obtained at the output terminal of the inverter 66 gradually becomes wider in pulse width. Therefore, the amount of current flowing through the transistor _T6 in FIG. 6 gradually increases, and the output voltage at the output terminal 100 then approaches the ground potential.

上述の動作説明は、AFT動作を行なわせるた
めのモード指定信号が存在した場合の説明であ
る。しかし、AFT動作モードからPLL動作モー
ドに切換える場合がある。このような場合は、フ
アンクシヨンスイツチFU４のスイツチ部１０２
がオンされる。これによつて、フリツプフロツプ
回路８４がリセツトされ、出力Ｑは“０”とな
る。この出力“０”は、モード設定回路３０に入
力されるため、このモード設定回路３０は、ゲー
ト回路３２を強制的に端子３２₁側に切換えPLL
動作モードに設定する。また、このとき、フアン
クシヨンスイツチFU１が操作されれば、モード
指定信号は“０”としてRAM２４に記憶され、
次回にこのチヤンネルが指定されたときは、
PLL動作モードとなる。これをAFT動作モード
にしたい場合は、スイツチ部１０１をオンすれば
よい。 The above description of the operation is for the case where there is a mode designation signal for performing the AFT operation. However, there are cases where the AFT operation mode is switched to the PLL operation mode. In such a case, switch part 102 of function switch FU4
is turned on. As a result, the flip-flop circuit 84 is reset and the output Q becomes "0". Since this output "0" is input to the mode setting circuit 30, the mode setting circuit 30 forcibly switches the gate circuit 32 to the terminal ₃₂₁ side and PLL
Set to operating mode. Also, at this time, if the function switch FU1 is operated, the mode designation signal is stored as "0" in the RAM 24,
The next time this channel is specified,
Enters PLL operation mode. If you want to set this to the AFT operation mode, just turn on the switch section 101.

上記したように、この発明は、PLLを用いた
周波数シンセサイザ受信システムに対してAFT
動作を行なわせるのに、微調整の自由度が大き
く、かつ使用性の良い局部発振器の発振周波数制
御装置を提供できる。 As described above, the present invention provides an AFT for a frequency synthesizer receiving system using a PLL.
It is possible to provide an oscillation frequency control device for a local oscillator that has a large degree of freedom in fine adjustment and is easy to use.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例を示す構成説明
図、第２図は第１図のキーボードユニツトのキー
配列例を示す図、第３図は第１図のRAMのメモ
リーマツプを示す図、第４図は、第１図の微調信
号発生回路を示す図、第５図、第６図は第４図の
回路を更に具体的に示す図である。 １１…チユーナ、１４…プリスケラー、１５…
プログラマブル分周器、１６…位相比較器、１７
…基準発振器、１８…ローパスフイルタ、１９…
分周比記憶回路、２０…微調信号発生回路、２１
…Ｉ／Ｏポート、２２…キーボードユニツト、２
４…RAR、２５…コントロール装置、３０…モ
ード設定回路、３１…AFT回路、３２…ゲート
回路、３３…信号検出回路、４０…微調データ処
理回路、４１…方向指定データ処理回路、４２…
デジタルアナログ変換器、４３…切換回路、４４
…反転回路。 FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of the key arrangement of the keyboard unit in FIG. 1, FIG. 3 is a diagram showing a memory map of the RAM in FIG. 1, FIG. 4 is a diagram showing the fine adjustment signal generating circuit of FIG. 1, and FIGS. 5 and 6 are diagrams showing the circuit of FIG. 4 in more detail. 11... Chuyuna, 14... Prescaler, 15...
Programmable frequency divider, 16... Phase comparator, 17
...Reference oscillator, 18...Low pass filter, 19...
Frequency division ratio storage circuit, 20...Fine adjustment signal generation circuit, 21
...I/O port, 22...Keyboard unit, 2
4... RAR, 25... Control device, 30... Mode setting circuit, 31... AFT circuit, 32... Gate circuit, 33... Signal detection circuit, 40... Fine adjustment data processing circuit, 41... Direction designation data processing circuit, 42...
Digital-to-analog converter, 43...Switching circuit, 44
...Inversion circuit.

Claims (1)

【特許請求の範囲】 １ チユーナ回路の局部発振器を構成した電圧制
御発振器の発振出力がプリスケラー、プログラマ
ブル分周器で分周されて位相比較器の一方の入力
端子に入力され、前記位相比較器の他方の入力端
には基準周波数信号が入力され、この位相比較器
の出力をローパスフイルタを介して導出し、前記
電圧制御発振器の発振周波数制御端に加えるため
の制御電圧とする位相ロツクループ回路と、 前記チユーナ回路の中間周波数出力が入力さ
れ、この中間周波数のずれに応じた信号を導出す
る自動同調回路と、 前記自動同調回路の出力が一方の入力端に、他
方の入力端には前記ローパスフイルタの出力が加
えられ、いずれか一方を選択して、前記電圧制御
発振器の発振周波数制御端に加えるゲート回路
と、 チヤンネル選択のためのキーボードユニツトが
操作されるのに呼応して導出される微調用デー
タ、方向指定データ、モード指定信号を記憶でき
るランダムアクセスメモリと、 前記モード指定信号が入力出力ポートを介して
入力され前記ゲート回路を前記位相ロツクループ
回路による制御状態または自動同調回路による制
御状態のいずれかに設定するモード設定回路と、 前記微調用データが入力出力ポートを介して入
力され、このデータに基づくパルス幅変調出力を
導出する微調データ処理回路と、 前記パルス幅変調出力をデジタルアナログ変換
する手段であつて、前記自動同調回路の出力電圧
に加算する電圧を得るために前記パルス幅変調出
力に対応した第１のアナログ信号若しくは前記第
１のアナログ信号と逆極性の第２のアナログ信号
のいずれかを得ることが可能なデジタルアナログ
変換部と、 前記方向指定データが入力出力ポートを介して
入力されこのデータに基づき、前記第１あるいは
第２のアナログ信号のいずれか一方を選択的に取
出すように前記デジタルアナログ変換部を制御す
る方向指定データ処理回路とを具備したことを特
徴とする局部発振器の発振周波数制御装置。[Claims] 1. The oscillation output of the voltage controlled oscillator that constitutes the local oscillator of the tuner circuit is frequency-divided by a prescaler and a programmable frequency divider and inputted to one input terminal of the phase comparator. A phase lock loop circuit receives a reference frequency signal at the other input terminal, derives the output of the phase comparator through a low-pass filter, and uses the output as a control voltage to be applied to the oscillation frequency control terminal of the voltage-controlled oscillator; an automatic tuning circuit to which the intermediate frequency output of the tuner circuit is input and derives a signal according to the shift in the intermediate frequency; the output of the automatic tuning circuit is connected to one input terminal, and the low-pass filter is connected to the other input terminal. a gate circuit which selects one of the outputs and applies it to the oscillation frequency control end of the voltage controlled oscillator, and a fine adjustment circuit which is derived in response to the operation of the keyboard unit for channel selection. a random access memory capable of storing data, direction designation data, and a mode designation signal; and the mode designation signal is inputted through an input/output port to control the gate circuit in either a controlled state by the phase lock loop circuit or a controlled state by the automatic tuning circuit. a mode setting circuit for setting the fine adjustment data, a fine adjustment data processing circuit for receiving the fine adjustment data via an input/output port and deriving a pulse width modulation output based on this data, and converting the pulse width modulation output from digital to analog. a first analog signal corresponding to the pulse width modulation output or a second analog signal having a polarity opposite to the first analog signal in order to obtain a voltage to be added to the output voltage of the automatic tuning circuit; a digital-to-analog converter capable of obtaining one of the first and second analog signals; and the direction specifying data is input through an input/output port, and based on this data, selectively extracting either the first or second analog signal. An oscillation frequency control device for a local oscillator, comprising: a direction specifying data processing circuit for controlling the digital-to-analog conversion section.