JPH01229355A - Dma controller - Google Patents

Abstract

PURPOSE:To dispense with the addition of an external circuit, and to curtail hardware by providing a message buffer, an access controlling means and an informing means in a DMA controller, and connecting them to plural buses, and performing message communication between bus masters. CONSTITUTION:A peripheral controller 27 is provided with the message buffer 27a, the access controlling means 27b and the informing means 27c. The buffer 27a stores messages respectively from the plural bus masters 26a, 26b. Besides, the access controlling means 27b can make the single bus master access the message buffer 27a according to access requests respectively from plural bus masters 26a, 26b. The informing means 27c informs the bus master 26b of the destination of the message to be transmitted that the message from one of the bus masters was stored in the buffer 27a. Accordingly, by only connecting this controller 27 to plural buses 25a, 25b, the message communication between the bus masters 26a, 26b can be performed.

Description

【発明の詳細な説明】 （概要） 複数バス構成のシステムで各バスのバスマスタ間のメツ
ピーシ通信をｂなうＤＭＡコントローラに関し、 システム設Ｋｌ旧のハード・シェア点数が減少すること
を目的とし、 複数のバス夫々にバスマスタを接続したシステムで該複
数のバス夫々に接続されて設けられる周辺コントローラ
であって、該複数のバスマスタ人々からのメツセージを
格納するメツセージバラノアと、該複数のバスマスタ人
々からの要求に応じて単一のバスマスタに該メツピーシ
バッファをアクセスせしめるアクセス制御手段と、該メ
ッセ−ジバッファにメツセージが格納されたことを該メ
ツセージの送り先であるバスマスタに通知する通知手段
とを有し、該複数のバスマスタ間のメツセージ通信を行
なうよう構成する。[Detailed Description of the Invention] (Summary) This invention relates to a DMA controller that performs multi-bus communication between bus masters of each bus in a system with a multiple bus configuration, and is aimed at reducing the number of hardware shares in the old system design. A peripheral controller connected to each of the plurality of buses in a system in which a bus master is connected to each of the plurality of buses, a message baranoa for storing messages from the plurality of bus masters, and a message baranoa for storing messages from the plurality of bus masters. It has access control means for causing a single bus master to access the message buffer in response to a request, and notification means for notifying the bus master to which the message is to be sent that a message has been stored in the message buffer. , is configured to perform message communication between the plurality of bus masters.

〔産業上の利用分野〕[Industrial application field]

本発明ｔよりＭＡ−］ント［１−ラに関し、複数バス構
成のシステムで各バスのバスマスタ間のメツセージ通信
を行なうＤＭＡコントローラに関する。The present invention relates to a DMA controller that performs message communication between bus masters of each bus in a system having a plurality of buses.

複数バス構成のシステムでは複数のバス夫々にバスマス
タを設置プ各バスを管理するシステムがある。この場合
、システム仝体の動作を調整する等のために、各バスマ
スタ間でのメツセージ通信が必要である。In a system having a plurality of buses, there is a system in which a bus master is installed in each of the plurality of buses to manage each bus. In this case, message communication is required between each bus master in order to coordinate the operations of the system entities.

（従来の技術） 従来、第７図（Ａ＞に示す如くバス１０．２０夫々にバ
スマスタ１１．２１及び周辺コントローラ（即ちＤＭＡ
コントローラ＞１２．２２が夫々接続されたシステムで
は、先入れ先出し回路（ＦＩＦＯ）１５．１６をバス１
０．２０間に説け、バスマスタ１１．２１夫々よりのメ
ッージをＦＩＦＯ１５，１６夫々に格納し、これをバス
マスタ２１．１１夫々が読み出すことによりメツセージ
通信を行なっている。(Prior Art) Conventionally, as shown in FIG.
In systems where controllers > 12.22 are connected, a first-in first-out circuit (FIFO) 15.16 is connected to bus 1.
0.20, messages from bus masters 11 and 21 are stored in FIFOs 15 and 16, respectively, and each bus master 21 and 11 reads the messages to perform message communication.

また、同図（Ｂ）に示す如くＦＩＦＯ１５゜１６の代り
にデュアルポート）でΔＭ１７を設け、バスマスタ１１
．２１夫々でこのγユアルボートＲＡＭ１７をアクセス
してメツセージ通信をｂなう。In addition, as shown in the same figure (B), ΔM17 is provided with a dual port instead of FIFO 15 and 16, and the bus master 11
．． 21 accesses this γ user boat RAM 17 to perform message communication.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来のシステムではＦＩＦＯ１５，１６又はデュア
ルポートＲＡＭ１７夫々にメツセージが書き込まれたこ
とをバスマスタ１１．２１夫々に通知する外部回路を付
加しなければならｆ１システムのバードウ１７点数が増
加しシステム設ｇｌが複雑になるという問題があった。In the conventional system described above, an external circuit must be added to notify the bus masters 11 and 21 that a message has been written to the FIFOs 15 and 16 or the dual port RAM 17, respectively. The problem was that it was complicated.

本発明は上記の点に鑑みなされたもので、システム設８
１簡のハードウェア点数が減少するＤＭＡコントローラ
を提供することを目的とする。The present invention has been made in view of the above points, and the present invention has been made in view of the above points.
An object of the present invention is to provide a DMA controller in which the number of hardware points per unit is reduced.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明のＤＭＡコントローラの原理ブロック図
を示す。FIG. 1 shows a principle block diagram of a DMA controller according to the present invention.

同図中、Ｐ２ａバス２５ａ、２５ｂ大々にはバスマスタ
２６ａ、２６ｂ夫々が接続されており、また複数のバス
２５ａ、２５ｂ夫々に周辺コントローラ２７が接続され
ている。In the figure, bus masters 26a and 26b are connected to the P2a buses 25a and 25b, respectively, and a peripheral controller 27 is connected to each of the plurality of buses 25a and 25b.

周辺コントローラ２７内にはメッセージバッファ２７ａ
、アクセス制御手段２７ｂ、通知手段２７　Ｃｈ＜設け
られている。There is a message buffer 27a in the peripheral controller 27.
, access control means 27b, and notification means 27 Ch< are provided.

メツセージバッフ７２７ａは複数のバスマスタ２６ａ、
２６ｂ夫々からのメツレージを格納する。The message buffer 727a is connected to a plurality of bus masters 26a,
26b respectively.

また、アクビス制御手段２７ｂは複数のバスマスタ２６
ａ、２６ｂ夫々からの７クピス要求に応じて単一のバス
マスタに該メツセージバッファ２７ａをアクセスせしめ
る。Further, the AKBIS control means 27b controls a plurality of bus masters 26.
A single bus master is made to access the message buffer 27a in response to a 7 cupis request from each of the message buffers 27a and 26b.

通知手段２７ｃはメツセージバッファ２７ａにいずれか
のバスマスタ（例えば２６ａ）からのメツセージが格納
されたことを該メツセージの送り先であるバスマスタ２
６ｂに通知する。The notification means 27c notifies the bus master 2, which is the destination of the message, that a message from one of the bus masters (for example, 26a) has been stored in the message buffer 27a.
Notify 6b.

〔作用〕[Effect]

本発明にＪ３いては、ＤＭＡコントローラ２７内にメッ
セージバッファ２７ａの伯、アクセス制御１段２７ｂ及
び通知手段２７０が設けられており、この周辺コントロ
ーラ２７を複数のバス２５　Ｆ３　。In J3 of the present invention, a message buffer 27a, a first access control stage 27b, and a notification means 270 are provided in the DMA controller 27, and this peripheral controller 27 is connected to a plurality of buses 25F3.

２５ｂに接続するだけでバスマスタ２６ａ、２６ｂ間の
メツセージ通信を行なうことができ、外部回路を付加す
る必要がない。これによってハードウェア点数の増−加
がなル）。Message communication between the bus masters 26a and 26b can be carried out simply by connecting to the bus master 25b, and there is no need to add an external circuit. This does not result in an increase in the number of hardware points).

〔実施例〕〔Example〕

第２図は本発明のＤＭＡ−１ント［１−ラを適用した２
バスシステムの一実施例のシステム構成図を示す。Figure 2 shows the DMA-1 to which the present invention is applied.
1 shows a system configuration diagram of an embodiment of a bus system.

同図中、バス３０はアドレスバス３０ａ、データバス３
０ｂ１コント［１−ルバス３０Ｇより構成されており、
バス３０にはバスマスタとしてのＣＰＵ３１、Ｉ１０イ
ンターフェース３２、メ七９３３夫々が接続されている
。同様にバス４０ｉまアドレスバス４０ａ、データバス
４Ｑｂ、　コントロールバス４０ｃより構成されており
、バス４０にはバスマスタどしてのＣＰＵ４１、Ｉ１０
インターフェース４２、メＥす４３夫々が接続されてい
る。In the figure, the bus 30 is an address bus 30a, a data bus 3
0b1 control [1 - Consists of 30G bus,
Connected to the bus 30 are a CPU 31 as a bus master, an I10 interface 32, and a mecha 933, respectively. Similarly, the bus 40i is composed of an address bus 40a, a data bus 4Qb, and a control bus 40c.
An interface 42 and a mailbox 43 are connected to each other.

ＤＭＡコント【］−ラ５０は直接コントローラバス３０
ｃ、４０ｃと接続され、また双方向バッファ５１ａ、５
１ｂ夫々を介してアドレスバス３０ａ。DMA controller []-ra 50 is directly connected to controller bus 30
c, 40c, and bidirectional buffers 51a, 5
1b respectively via an address bus 30a.

４０ａ夫々と接続され、同様に双方向バッファ５２ａ、
５２ｂ大々を介してデータバス３０ｂ。40a, and similarly bidirectional buffers 52a,
52b via data bus 30b.

４０ｂ夫々と接続されでいる。40b.

バッファ５２ａ、５２ｂは、端子ＥＮにＤＭＡコントロ
ーラ５０よりバッファのオン／オフを切換えるコントロ
ール信号ＤＩ３ＥＮ１．０ＢＥＮ２人々を供給され、端
子Ｔ　／　Ｒに信号の方向を切換えるコントロール信号
ＤＩＮ１．ＤＩＮ２を供給されている。これによって、
データバス３０ｂとＤＭＡコントローラ５０のデータ入
出力端子との問、又はデータバス４０ｂとＤＭＡコント
ローラ５０の入出力端子との間、又はデータバス３０ｂ
。The buffers 52a and 52b are supplied with a control signal DI3EN1.0BEN2 for switching on/off of the buffer from the DMA controller 50 at a terminal EN, and a control signal DIN1.0BEN2 for switching the direction of the signal at a terminal T/R. Supplied with DIN2. by this,
Between the data bus 30b and the data input/output terminal of the DMA controller 50, or between the data bus 40b and the input/output terminal of the DMA controller 50, or the data bus 30b
.

４０ｂ間を接続することができる。40b can be connected.

バッファ５１ａ、５１ｂ人々し上記のバッファ５２ａ、
５２ｂとまったく同一の構成で、端子ＥＮにＤＭＡコン
トローラ５０よりＡン／Ａ）を切換える］ントロール信
号ＡＢＥＮ１．ＡＢＥＮ２を供給され、端子Ｔ／Ｒに信
号の方向を切換えるコントロール信号ΔＩＮ１．ＡｌＮ
２を供給されている。Buffers 51a, 51b and the above buffer 52a,
52b, the DMA controller 50 switches the control signal ABEN1 to the terminal EN. A control signal ΔIN1.ABEN2 is supplied to the terminal T/R to switch the direction of the signal. AlN
2 is supplied.

第３図はＤＭＡコントローラ５０の一実施例のブロック
図を示す。FIG. 3 shows a block diagram of one embodiment of the DMA controller 50.

同図中、転送要求制御部７０はＩ１０インターフェース
３２．４２、メｔす３３．３４夫々からコントロールバ
ス３０ｃ、４０ｃを経て端子７１に入来する転送要求信
号ＲＥＱＯ−ＲＥＱ３が供給される。転送要求制御部７
ｏは周部に複数の転送要求があっても予め決定された優
先順ｆＱに従って甲−の転送要求信号を選択して中央処
理部７２及び動作決定部７３に報告する。動作決定部７
３はこの報告に対して応答を行なう。In the figure, the transfer request control unit 70 is supplied with transfer request signals REQO-REQ3 which enter the terminal 71 via the control buses 30c and 40c from the I10 interfaces 32.42 and 33.34, respectively. Transfer request control unit 7
Even if there are a plurality of transfer requests in the surrounding area, O selects the transfer request signal of A- according to a predetermined priority order fQ and reports it to the central processing unit 72 and the operation determining unit 73. Operation determining section 7
3 responds to this report.

第１図のアクセス制御１ｌＩＩ手段２７ｂであるスレー
ブ制御部７４はＣＰＵ３１．４１夫々よりコント［１−
ルバス３０ｃ、４０ｃを経て端子７５．７６に入来する
チップセレクト信ｇＣ３１，ｃｓ２及び割込み要求応答
信号ＩＡＣＫ１．１ＡＣＫ２夫々を供給される。チップ
セレクト信号はＣＩ）　Ｕ　３１．４１夫々が後述する
レジスタ７７又はコミュニケーションレジスタ９１をア
クセス（スレーブアクセス）するための信号であり、割
込み要求応答信号はＤＭＡＴｌントローラ５０ｈ＜ＣＰ
Ｕ３１゜４１夫々に対する割込み要求を行なったときＣ
ＰＵ３１．４１夫々がスレーブアクセスを行な・うため
に応答する信号である。スレーブ制御部７４は同時にこ
れらの信号があっても予め決定された優先順序に従って
甲−の信号を選択して動作決定部７３に報告する。The slave control section 74, which is the access control means 27b in FIG.
Chip select signals gC31, cs2 and interrupt request response signals IACK1, ACK2, which enter terminals 75, 76 via busses 30c, 40c, are supplied respectively. The chip select signal is a signal for each of CI) U 31 and 41 to access (slave access) the register 77 or communication register 91, which will be described later, and the interrupt request response signal is a signal for the DMAT controller 50h<CP.
When an interrupt request is made to each of U31 and 41, C
This is a signal to which each of the PUs 31 and 41 responds in order to perform slave access. Even if there are these signals at the same time, the slave control section 74 selects the first signal according to a predetermined priority order and reports it to the operation determining section 73.

動作決定部７３はこの報告に対してスレーブアクセスが
可能かどうかの応答をスレーブ制御部７４に（：′ｌな
うとともに、スレーブ制御部７４がらの報告を中央処理
部７２に伝え、更にバス３０゜４０のいずれからのスレ
ーブアクセスであるかのバス属ｔｆ号をコミュニケーシ
ョンレジスタ９１に供給する。なお、動作決定部７３か
らスレーブアクセスが可能であるとの応答を得たスレー
ブ制御部７４はリード要求信号又はライト要求信号を発
生して中央処理部７２及びコミュニケーションレジスタ
９１に供給する。In response to this report, the operation determining unit 73 sends a response to the slave control unit 74 as to whether slave access is possible (:'l), and also transmits the report from the slave control unit 74 to the central processing unit 72, and also sends a response to the bus 30. The slave control unit 74, which receives a response from the operation determining unit 73 indicating that slave access is possible, sends the bus attribute tf number indicating which slave access is from from 40 to the communication register 91. A signal or a write request signal is generated and supplied to the central processing unit 72 and the communication register 91.

中火処理部７２はＤＭＡコントローラ５０仝休の動作状
態を管即しており、この動性状態及び動作要求は動作決
定部７３に報告される。中央処理部７２に内蔵されたレ
ジスタ７７には転送のソースアドレス、ディスティネイ
ションアドレス、ブロック＠等が格納される。The medium heat processing section 72 supervises the operating state of the DMA controller 50, and reports this dynamic state and operation request to the operation determining section 73. A register 77 built into the central processing unit 72 stores the source address, destination address, block @, etc. of the transfer.

動作決定部７３は中央処理部７２よりバス権の要求があ
るとバス権制御部８０に指示を出１゜これによってバス
制御部８０は端子８１よりＣＰＵ３１．４１夫々にバス
権要求信号ト＋ＲＥＱ１．トＩＲＥＱ２を供給する。こ
れに対してＣＰＵ３１゜４１夫々が出力するバス権要求
応答信号ＨＡＣＫ１．１１八〇に２夫々が端子８２より
入来し、バス権制御部８０は信号ＨＡＣＫ１．１ｌＡｃ
Ｋ２夫々の入来を動作決定部７３に報告し、この報告は
中央処理部７２まで伝えられる。When the operation determining section 73 receives a bus request from the central processing section 72, it issues an instruction to the bus control section 801. Accordingly, the bus control section 80 sends a bus request signal T+REQ1. IREQ2. In response to this, bus right request response signals HACK1.1180 and HACK2, which are output by the CPUs 31 and 41, respectively, are input from the terminal 82, and the bus right control unit 80 outputs the signal HACK1.1lAc.
The arrival of each K2 is reported to the operation determining section 73, and this report is transmitted to the central processing section 72.

端子制御部８３は端子８４にコント［１−ルバス３０ｃ
、４０ｃ夫々より入来するデータの書き込み／読み出し
の完了を承りデータコンプリート信号ＤＣ１，２を供給
され、これを動作決定部７３に報告すると共に、ａ）作
決定部７３よりの指示で端子　８４からデータコンプリ
ート信号ＤＣを出力する。また、同様にして端子８５よ
り供給されるリード／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫
々を動作決定部７３に報告すると共に、動作決定部７３
の指示により信号アドレスストローブ信号ΔＳ１．ＡＳ
２、データストローブ信用ＤＳ１．ＤＳ２及びリード／
ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２人々を端Ｐ８５より出力
する。更に、動作決定部７３の指示により端子８６から
バッファ５１ａ〜５２ｂ夫々にコントロール信号ＡｌＮ
１．ＡｌＮ２、ＡＢＥＮＩ、ＡＢＥＮ２、ＤＩＮｌ、Ｄ
ＩＮ２、ＤＢＥＮｌ、ＤＢＦＮ２を供給し、かつ端子９
４からデータ転送アクノリッジ信号ＡＣＫＯ〜−３を出
力する。The terminal control unit 83 controls the terminal 84 to control [1-le bus 30c.
, 40c are supplied with data complete signals DC1 and DC2 upon completion of writing/reading of incoming data, and this is reported to the operation determining section 73. Outputs data complete signal DC. Similarly, read/write signals R/W1. Each R/W2 is reported to the operation determining unit 73, and the operation determining unit 73
The signal address strobe signal ΔS1. A.S.
2. Data strobe trust DS1. DS2 and lead/
Write signal R/W1. Output R/W2 people from end P85. Further, according to the instruction from the operation determining section 73, a control signal AlN is sent from the terminal 86 to each of the buffers 51a to 52b.
1. AlN2, ABENI, ABEN2, DINl, D
IN2, DBENl, DBFN2 and terminal 9
4 outputs data transfer acknowledge signals ACKO to -3.

入出力制御部８７は動作決定部７３の指示によってバッ
ファ５１ａ、５１ｂから端子８８に入来づるアドレスを
内部アドレスを介して中央処理部７２のレジスタ７７及
びコミュニケーションレジスタ９１に供給すると共に、
中央処理部７２からのアドレスを端子８８からバッファ
５１ａ、５１ｂ人々に供給する。また、バッファ５２ａ
、５２ｂから端子８９に入来するデータを内部データバ
スを介してレジスタ７７及びコミュニケーションレジス
タ９１に供給し、レジスタ７７又は二１ミにケーション
レジスタ９１からのデータを端子８９からバッフ５２ａ
、５２ｂに供給する。また、人出力制御部８７に内蔵さ
れたデータホールディングレジスタ９０にはデュアル転
送時の転送データが格納される。The input/output control section 87 supplies the address coming into the terminal 88 from the buffers 51a and 51b to the register 77 and the communication register 91 of the central processing section 72 via the internal address according to the instruction from the operation determining section 73.
The address from the central processing unit 72 is supplied from a terminal 88 to the buffers 51a, 51b. In addition, the buffer 52a
, 52b to the register 77 and the communication register 91 via the internal data bus, and the data from the communication register 91 to the register 77 or 21mi is supplied from the terminal 89 to the buffer 52a.
, 52b. Further, a data holding register 90 built in the human output control section 87 stores transfer data during dual transfer.

コミュニケーションレジスタ９１は第４図に示す構成で
ある。デコーダ１０１には内部アドレスバス１０２より
アドレスが供給され、また端子１０３ａ、１０３ｂを介
してスレーブ制御部７４よりのリード要求信号、ライト
要求信号が供給され、また端子１０４を介して動作決定
部７３よりのバス属性信号が供給される。ｒ−コダ１０
１はこれらをデコードして第１図のメツセージバッファ
２７ａであるメツセージバッファ１０５と、通知手段２
７ｃであるステータスバッファ及び割込み発１回路１０
６との夫々にリードイネーブル信号、ライトイネーブル
信号を供給する。The communication register 91 has the configuration shown in FIG. The decoder 101 is supplied with addresses from an internal address bus 102, read request signals and write request signals from the slave control unit 74 through terminals 103a and 103b, and is also supplied from the operation determining unit 73 through terminals 104. bus attribute signals are supplied. r-koda 10
1 decodes these into a message buffer 105, which is the message buffer 27a in FIG. 1, and a notification means 2.
7c status buffer and interrupt generation circuit 10
A read enable signal and a write enable signal are supplied to 6 and 6, respectively.

メツセージバッフＦ１０５は内部データバス１０７に接
続されており、上記ライトイネーブル信号、リードイネ
ーブル信号に応じてＣＰＵ３１又は４１からのメッセー
ジを占き込み、かつ読み出す。The message buffer F105 is connected to the internal data bus 107, and reads and reads messages from the CPU 31 or 41 according to the write enable signal and read enable signal.

ステータスバッファ及び割込み発生回路１０６は内部デ
ータバス１０７と接続されており、第５図に示す構成で
ある。同図中、Ｌ　ＣＣＲバッファ１１０はＣＰＵ３１
からコントロールビットＬＩＥＮ、ＬＩＣＬ、５ＩＮＴ
及び４ピツトのステータスＬ　Ｐ　Ｓ　ｂ＜占き込まれ
、５ＣＣＲバツフア１１１はＣＰＵ４１からコント［１
−ルビツｌ−８ＩＥＮ。The status buffer and interrupt generation circuit 106 is connected to an internal data bus 107, and has the configuration shown in FIG. In the figure, the L CCR buffer 110 is connected to the CPU 31.
Control bits LIEN, LICL, 5INT from
and the status of 4 pits L P S b< is predicted, and the 5 CCR buffer 111 receives control
-Rubitsu l-8IEN.

５ＩＣＬ、ＬＩＮＴ及び４ビツトのステータスＳＰＳが
末き込まれる。上記の：］コント１−ルビットＬＩＥＮ
、５ＩＥＮは割込みイネーブルであり、ＬＩＮ１’、５
ＩＮＴは割り込み要求であり、ＬＩＣＬ、５ＩＣＬは割
込み要求をクリアする割込みクリアである。5ICL, LINT and 4-bit status SPS are stored. Above:] CONTROL 1 - LUBIT LIEN
, 5IEN is interrupt enable, LIN1', 5
INT is an interrupt request, and LICL and 5ICL are interrupt clears that clear the interrupt request.

Ｌ　ＣＳ　Ｒバッファ１１２はＣＰＵ３１から読み出さ
れ、５Ｃ３Ｒバツフ？１１３はＣＰ　Ｕ　４１から読み
出される。ＬＣ３Ｒバッフ１１２のコントロールビット
Ｓ　Ｉ　ＥＮ、ステータス８１）Ｓ夫々は５ＣＣＲバツ
フア１１１の対応づる内容がセットされ、またコントロ
ールビットＬＩＳＴは５ＯＣＲバツフア１１１のコント
ロールビットＬ　Ｉ　Ｎ　Ｔでヒツトされ、ＬＣＣＲバ
ッファ１１０のコント［１−ルビットＬＩＣＬでクリア
され、更に割込みステータスビット５ＩＳＴは５Ｃ８Ｒ
バツフア１１３の対応づる内容がセットされる。５Ｃ３
Ｒバツフア１１３については逆にＬＣＣＲバッフ７１１
０及び５ＣＣＲバツフ１１１１の内容より同様の設定が
なされる。The LCSR buffer 112 is read from the CPU 31, and the 5C3R buffer? 113 is read out from the CPU 41. The control bit S I EN and status 81 ) of the LC3R buffer 112 are set to the corresponding contents of the 5 CCR buffer 111 , and the control bit LIST is hit by the control bit L I N T of the 5 OCR buffer 111 . The control [1-ru bit is cleared by LICL, and the interrupt status bit 5IST is cleared by 5C8R.
The corresponding contents of buffer 113 are set. 5C3
Conversely, for R buffer 113, LCCR buffer 711
Similar settings are made based on the contents of the 0 and 5 CCR buffers 1111.

アンド回路１１４はＬ　ＣＣＲバッファ１１０のコント
ロールビットＬ、　Ｉ　Ｅ　ＮとＬＣ３Ｒバッファ１１
２の割込みステータスビットＬＩＳＴとからＣＰＵ３１
に対する割込み要求信号を生成し、アンド回路１１５は
５ＣＣＲバツフア１１１のコント［ｌ−ルビットＬＩＥ
Ｎと５Ｃ８Ｒバツフア１１３の割込みステータスビット
５ＩＳＴとからＣＰＵ４１に対する割込み要求信号を−
１成し、これらの割込み要求信号は第４図の端子１０７
から第３図に示す割込み制御部９２に供給される。The AND circuit 114 connects the control bits L and IEN of the L CCR buffer 110 and the LC3R buffer 11.
2 interrupt status bit LIST and CPU31
AND circuit 115 generates an interrupt request signal for 5CCR buffer 111 control [l-ru bit LIE
An interrupt request signal to the CPU 41 is sent from the interrupt status bit 5IST of the 5C8R buffer 113 and the
1, and these interrupt request signals are sent to terminal 107 in FIG.
The signal is then supplied to the interrupt control section 92 shown in FIG.

また、ＬＣＶＲバッフ１１１Ｇ、５ＣＶＲバツフア１１
７人々にはＣＰＵ３１．４１夫々に対する割込みベクタ
が格納されており、この刈込みべ。In addition, LCVR buffer 111G, 5CVR buffer 11
7. Interrupt vectors for each of the CPUs 31 and 41 are stored, and this pruning is necessary.

フタはＣＰＵ３１，４１夫々に読み出される。The lid is read out by each of the CPUs 31 and 41.

第３図に戻って説明するに、割込み制御部９２は中央処
理部７２から供給されるデータ転送用の割込み要求信号
とコミュニケーションレジスタ９１から供給される］ミ
ュニケーション用の割込み要求信号とを供給され、ＣＰ
Ｕ３１に対する割込み要求１３号及びＣＰＵ４１に対す
る割込み要求信号を生成して端子９３から出力する。Returning to FIG. 3, the interrupt control unit 92 is supplied with an interrupt request signal for data transfer supplied from the central processing unit 72 and an interrupt request signal for communication supplied from the communication register 91, C.P.
Interrupt request number 13 for U31 and interrupt request signal for CPU 41 are generated and output from terminal 93.

ごこて、例えばＣＰＵ３１がメツセージバッファ１０５
にメツセージをセットし、かつＬＯＣＲバッフン１１０
の割込み要求のコントロールビット５ＩＮＴをセットし
てＣＰＵ４１に対して割込み要求を行なう。このときＣ
ＰＵ４１が５ＯＣＲバツフア１１１の割込みイネーブル
コントロールビット５ＩＥＮをヒツトしていればアンド
回路１１５より割込み要求信号が出力され、割込制罪部
９２を介してＣＰＩＪ４１にυ１込み要求が通知される
。For example, the CPU 31 is connected to the message buffer 105.
Set the message to , and LOCR buffer 110
An interrupt request is made to the CPU 41 by setting the interrupt request control bit 5INT. At this time C
If the PU 41 hits the interrupt enable control bit 5IEN of the 5OCR buffer 111, the AND circuit 115 outputs an interrupt request signal, and the CPIJ 41 is notified of the υ1 interrupt request via the interrupt control unit 92.

ＣＰＵ４１は割込み要求を受は付けると割込み要求応答
信ＭＩＡＣＫ２を７サートしく貞にする）、割込みアク
ノリッジサイクルを実りする。このどき５ＣＶＲバツフ
ア１１７の割込みベクタがＣｐｕ４ｉに供給される。When the CPU 41 accepts the interrupt request, the CPU 41 asserts the interrupt request response signal MIACK2 (7 times) and executes an interrupt acknowledge cycle. At this time, the interrupt vector of the 5CVR buffer 117 is supplied to the CPU 4i.

これによってＣＰｔＪ４１は５Ｃ３Ｒバツフア１１３の
内容を読み取ってＣＰ　Ｕ　３１からの１切込みがあっ
たことを知り、かつステータスＬＰＳの内容でＣＰＵ３
１がメツセージの受信を要求していることを知る。これ
によりＣＰＵ４１はメッセージバッファ１０５を；売み
取り、このメツセージを受信する。As a result, the CPtJ41 reads the contents of the 5C3R buffer 113, learns that there has been one incision from the CPU 31, and reads the contents of the status LPS.
1 is requesting to receive a message. As a result, the CPU 41 sells the message buffer 105 and receives this message.

この後ＣＰＵ４１は５ＯＣＲバツフア１１１のｖ１込み
クリアの」ント［Ｊ−ルビット５ｆＣＬをヒツトしてＬ
Ｃ３Ｒバッファ１１２及び５Ｃ８Ｒバツフ？１１３の割
込みステータスビット５ＩＳＴをクリアさけ、通常の処
理に移行する。After this, the CPU 41 clears the 5OCR buffer 111, including v1, by hitting the
C3R buffer 112 and 5C8R buffer? 113 interrupt status bit 5IST is cleared, and the process proceeds to normal processing.

上記の一連のり１作によりＣＰＵ３１からＣＰＵ４１へ
のメツセージ通信が行なわれる。Message communication from the CPU 31 to the CPU 41 is performed by the above series of glue operations.

更に、ＣＰＵ３１．４１夫々からＤＭＡコントローラ５
０のレジスタ７７又はコミュニケーションレジスタ９１
をアクセスするスレーブ動作時の各種信号について説明
する。Furthermore, the DMA controller 5 is connected from each of the CPUs 31 and 41.
0 register 77 or communication register 91
Various signals during slave operation to access the data will be explained.

ＤＭＡコント［］−ラ５０には第６図（△）に示すクロ
ックＣＬＫが供給されている。リード時には、ＣＰＵ３
１から同図（Ｊ）に示すトルベルのチップセレクト信号
Ｃ８１を供給されてＤＭＡコント［ｌ−ラ５０はスレー
ブモードとなり、サイクル１−８１で同図（Ｂ）、（Ｃ
）に示すコントロール信舅ΔＢＥＮ１．ＡｌＮ１をトル
ベルとしてＣＰＵ３１からの同図（Ｆ）に示すアドレス
を取り込む。また同図（Ｇ）に示すトルベルのリード／
ライト信ＱＲ／Ｗ１によってサイクルＴｓａでＩ′Ｌ１
１図（Ｄ）に示すコント［１−ル信用０１３　Ｅ　Ｎ　
１をトルベルと１６（イエ号ＤＩＮＩは同図（Ｅ）の如
くトルベル）。これによって］ミュニクーシーｌンレジ
スタ９１から読み出された同図（Ｈ）に示すデータが出
力され、更に同図（１）に示すデータコンプリート信号
ＤＣ１が出力される。The DMA controller 50 is supplied with a clock CLK shown in FIG. 6 (Δ). When reading, CPU3
1 to 81, the DMA controller 50 enters the slave mode by being supplied with the Trubel chip select signal C81 shown in FIG.
) is the control signal ΔBEN1. The address shown in FIG. 3(F) from the CPU 31 is taken in using AlN1 as a torque bell. In addition, the lead of Trubel shown in the same figure (G) /
I'L1 in cycle Tsa by write signal QR/W1
The control shown in Figure 1 (D) [1-Le trust 013 E N
1 is Trubel and 16 (Ie DINI is Trubel as shown in the same figure (E)). As a result, the data shown in (H) in the figure read out from the miniature scene register 91 is output, and furthermore, the data complete signal DC1 shown in (1) in the figure is output.

ライト簡には同図（Ｋ）〜（Ｓ）に示ず如く、トルベル
のり一ド／ライト信ｇＲ／Ｗｌによってコントロール信
号ＤＢＥＮ１．ＤＩＮ１夫々がトルベルとなり、レジス
タ７７又はコミュニケーションレジスタ９１のＣＰＵ３
１より供給されたアドレスにＣＰＵ３１より供給された
データが書き込まれる。During the write process, as shown in (K) to (S) of the same figure, the control signal DBEN1. Each DIN1 becomes a trubel, and CPU3 of register 77 or communication register 91
Data supplied from the CPU 31 is written to the address supplied from 1.

このようにＤＭＡコントローラ５０にはメッセ−ジバッ
ファ１０５の他に、アクセス制御手段２７ｂであるスレ
ーブ制御部７４及び通知手段２７ｃであるステータスバ
ッファ及び割込み発生回路１０６が設けられているため
、ｌ）ＭＡコントローラ５０だ番ノで外部回路を付加す
ることなくＣＰＵ３１．４１間のメツセージ通信を行な
うことができ、ハードウェア点数が少なくシステム設計
が容易となる。In this way, in addition to the message buffer 105, the DMA controller 50 is provided with the slave control section 74, which is the access control means 27b, and the status buffer and interrupt generation circuit 106, which is the notification means 27c. Message communication between the CPUs 31 and 41 can be carried out with the number 50 without adding an external circuit, and the number of hardware points is small, making system design easy.

（発明の効果） 上述の如く、本発明のＤＭＡコントローラによれば、外
部回路を付加する必要がなくハードウェア点数が少なく
て済み、システム設８１が容易となり、実用上きわめて
有用である。(Effects of the Invention) As described above, according to the DMA controller of the present invention, there is no need to add an external circuit, the number of hardware is reduced, and the system installation 81 is facilitated, making it extremely useful in practice.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のＤＭＡコントローラの原理ブロック図
、 第２図は本発明のＤＭＡコントローラを用いたシステム
の一実施例の構成図、 第３図は第２図のＤＭＡコントローラのブロック図、 第４図はコミユニケージ：１ンレジスタのブロック図、 第５図はステータスバッファ及び割込み発生回路の構成
図、 第６図は第２図のシステムのスレーブ動作時の信号波形
図、 第７図番よ従来システムの各個の構成図である。 図において、 ２５ａ、２５ｂ、３０．４０はバス、 ２６ａ、２６ｂはバスマスタ、 ２７は周辺コントローラ、 ２７ａ、１０５はメツセージ通信ノ７．２７ｂはアクセ
ス＆１Ｉｉｌ１手段、 ２７、ｃは通知手段、 ３１．４１はｃｐｕ。 ３２．４２はＩ１０インターフェース、３３．４３はメ
モリ、 ５０はＤＭＡコントローラ、 ５１　ａ、５１　ｂ、５２ａ、５２ｂはバッファ、７０
は転送要求制御部、 ７２は中央処理部、 ７３は動作決定部、 ７４はスレ−１制ｍ＋部、 ７７はレジスタ、 ｓｏババス１ｉｘＪｔｌｔ部、 ８３は端子制御部、 ８７は人出力制御部、 ９１Ｇユ］ミユニケーシヨンレジスタ、９２は割込み制
御部、 １０６はステータスバッフ１及び割込み発生回路を示す
。 特許出願人　富　士　通　株式会社 同　　　富士通マイコンシステムズ株式会拐代　　理　
　人　　弁理士　　伊　　東　　忠　　彦本発明のＤλ
惺コントー−ラの原理ブロック図第１図 第２図のコントローラのブロック図 第３図 コミュニケ＝７ヨンレノスタのブロック図第４図 ステータスバッファ及び割込み発生回路のブロック図第
５図 （Ａ） （Ｂ） 従来ンステムの各側の構成図FIG. 1 is a principle block diagram of the DMA controller of the present invention; FIG. 2 is a block diagram of an embodiment of a system using the DMA controller of the present invention; FIG. 3 is a block diagram of the DMA controller of FIG. 2; Figure 4 is a block diagram of the 1-in register, Figure 5 is a configuration diagram of the status buffer and interrupt generation circuit, Figure 6 is a signal waveform diagram during slave operation of the system in Figure 2, and Figure 7 is the conventional system. It is a block diagram of each part of a system. In the figure, 25a, 25b, 30.40 are buses, 26a, 26b are bus masters, 27 is a peripheral controller, 27a, 105 are message communication means 7.27b are access &1Iil1 means, 27, c are notification means, 31.41 are cpu. 32.42 is an I10 interface, 33.43 is a memory, 50 is a DMA controller, 51 a, 51 b, 52a, 52b are buffers, 70
is a transfer request control unit, 72 is a central processing unit, 73 is an operation determination unit, 74 is a slave-1 control m+ unit, 77 is a register, sobabus 1ixJtlt unit, 83 is a terminal control unit, 87 is a human output control unit, 91G 92 is an interrupt control unit, and 106 is a status buffer 1 and an interrupt generation circuit. Patent applicant Fujitsu Ltd. Fujitsu Microcomputer Systems Ltd. Agent
Person Patent Attorney Tadahiko Ito Dλ of the present invention
Principle block diagram of the controller Figure 1 Figure 2 Block diagram of the controller Figure 3 Block diagram of the Communiqué = 7 John Renostar Figure 4 Block diagram of the status buffer and interrupt generation circuit Figure 5 (A) (B) Configuration diagram of each side of conventional system

Claims (1)

【特許請求の範囲】 複数のバス（２５ａ、２５ｂ）夫々にバスマスタ（２６
ａ、２６ｂ）を接続したシステムで該複数のバス（２５
ａ、２５ｂ）夫々に接続されて設けられる周辺コントロ
ーラ（２７）であつて、該複数のバスマスタ（２６ａ、
２６ｂ）夫々からのメッセージを格納するメッセージバ
ッファ（２７ａ）と、 該複数のバスマスタ（２６ａ、２６ｂ）夫々からの要求
に応じて単一のバスマスタに該メッセージバッファ（２
７ａ）をアクセスせしめるアクセス制御手段（２７ｂ）
と、 該メッセージバッファ（２７ａ）にメッセージが格納さ
れたことを該メッセージの送り先であるバスマスタに通
知する通知手段（２７ｃ）とを有し、 該複数のバスマスタ（２６ａ、２６ｂ）間のメッセージ
通信を行なうことを特徴とするＤＭＡコントローラ。[Claims] A bus master (26) is provided for each of the plurality of buses (25a, 25b).
a, 26b), the plurality of buses (25
a, 25b) is a peripheral controller (27) connected to each of the plurality of bus masters (26a, 25b).
26b) a message buffer (27a) for storing messages from each of the plurality of bus masters (26a, 26b);
Access control means (27b) for accessing 7a)
and notification means (27c) for notifying a bus master to which the message is sent that a message has been stored in the message buffer (27a), and controlling message communication between the plurality of bus masters (26a, 26b). A DMA controller characterized by: