KR920010971B1 - Input and output processor using data buffer ram - Google Patents

Abstract

The circuit transmits data and command to a main memory of system level rapidly by using a data buffer RAM to improve the usage efficiency of input/output bus. The circuit includes a central processing unit (1) for controlling the input/output processor, a RAM (2) for storing some data needed to run a program, an EPROM (3), a buffer RAM (4), connected between the input/output bus (I/O BUS) and the system bus (MAIN BUS), for storing data and commands, a real time clock (RTC;6) for generating reference clock for the system, and an interrupt requester (7) .

Description

데이타 버퍼램을 이용한 입출력 처리기I / O Processor Using Data Buffer RAM

제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 발명의 동작을 나타내는 플로우 챠트.2 is a flow chart showing the operation of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 중앙처리 디바이스 2 : 램1: Central processing device 2: RAM

3 : 프로그램 가능 메모리 4 : 데이타 버퍼램3: Programmable Memory 4: Data Buffer RAM

I/O BUS : 입출력 버스 MAIN BUS : 시스템 버스I / O BUS: I / O Bus MAIN BUS: System Bus

본 발명은 다중처리기 시스템에서 입출력 처리기에 관한 것으로, 특히 입출력 처리기와 중앙 처리장치간에 데이타와 명령어를 간단하고 빨리 전달하도록 한 데이타 버퍼램(Date Buffer Ram)을 이용한 입출력 처리기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output processor in a multiprocessor system, and more particularly, to an input / output processor using a data buffer ram for easily and quickly transferring data and instructions between an input / output processor and a central processing unit.

일반적으로 입출력 처리기가 간단하고 빨리 전달하도록 한 데이타 버퍼램(Data Buffer Ram)을 이용한 입출력 처리기에 관한 것이다.In general, the present invention relates to an input / output processor using a data buffer ram that enables the input / output processor to be simply and quickly delivered.

일반적으로 입출력 처리기중앙처리 장치로 부터 입출력 요구를 받게 되면 이에 따른 기능을 수행하는 것임은 이미 잘 알려진 사실이다.In general, it is well known that an I / O processor receives an I / O request from a central processing unit and performs a function accordingly.

여기서 입출력 요구라 함은 디스크(Disk)나 단말기 또는 마그네틱 테이프(Mag netic Tape)등과 같은 입출력 장치에 데이타 및 명령어를 입력시키거나 입력된 데이타 및 명령어를 읽어오기 위해 상기 입출력 장치를 사용하는 것이다.The I / O request refers to inputting data and commands to an input / output device such as a disk, a terminal or a magnetic tape, or using the input / output device to read input data and commands.

그리고 입출력 기능을 수행하기 위해서는 입출력 처리기가 중앙 처리장치로 부터의 입력 요구를 받아 이에 해당하는 일을 해석한 후 입출력 장치들의 동작을 제어하여야만 한다.In order to perform the input / output function, the input / output processor must control the operation of the input / output devices after receiving the input request from the central processing unit, interpreting the corresponding work.

그러나 종래의 입출력 처리기는 중앙 처리장치로 데이타 및 명령어를 전달하기 위하여는 입출력 버스상에 존재하는 공유메모리에 프로그램을 일시 저장한 후 다시 주기억장치로 전송하여야만 하였고, 이에따라 입출력 버스를 사용하는 시간이 많아져 시간의 낭비가 많아짐은 물론 입출력 버스의 사용효율이 저하되는 등의 문제점이 있었다.However, in order to transfer data and instructions to the central processing unit, the conventional I / O processor had to temporarily store a program in the shared memory existing on the I / O bus and then transfer it to the main memory again. As a result, the waste of time is increased, and the use efficiency of the input / output bus is reduced.

이에따라 본 발명은 입출력 처리기에서 데이타 및 명령어를 시스템 레벨의 주기억장치로 간단하고 빨리 전달하도록 한 데이타 버퍼램을 이용한 입출력 처리기를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide an input / output processor using a data buffer RAM which enables the input / output processor to simply and quickly transfer data and instructions to a system-level main memory.

이를 위하여 본 발명은 입출력 버스에 존재하는 다수의 입출력 제어기들이 입출력 버스를 통하여 공유하면서 주기억장치로 이용하는 데이타 버퍼램을 시스템 버스와 입출력 버스에 공동연결하여 구성함으로써 시스템과 입출력 처리기 사이의 데이타 완충 역할을 하는 동시에 입출력 버스와 중앙처리 디바이스가 공동으로 접근(Access)할 수 있도록 함은 물론 시스템 레벨의 주기억장치와 입출력 처리기 사이에서 데이타를 임시 저장하고 고속으로 전송하도록 한 것이다.To this end, the present invention performs a data buffering function between the system and the I / O processor by jointly connecting a data buffer RAM, which is used as a main memory device, by a plurality of I / O controllers existing in the I / O bus, as a main memory device. At the same time, it allows the I / O bus and the central processing device to access jointly, as well as temporarily storing and transferring data between the system-level main memory and the I / O processor.

본 발명은 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다. 32비트씩의 어드레스 및 데이타의 처리능력을 가지며 입출력 처리기의 동작을 제어하는 중앙처리 디바이스(Central Processing Unit)(1)와, 상기 중앙처리 디바이스(1)에서 프로그램을 실행하기 위하여 소용되는 내용을 일시 저장하는 램(RAM)(2)과, 상기 중앙처리 디바이스(1)가 모니타, 진단, 인터럽트 등의 동작을 수행하기 위한 프로그램을 내장한 프로그램 가능 메모리(EPROM)(3)와, 다수의 입출력 처리기의 사이에서 데이타 및 명령어를 저장하며 입출력 버스(I/O BUS)와 시스템 버스(MAIN BUS)의 사이에 연결되는 데이타 버퍼램(Date Buffer RAM)(4)과, 입출력 처리기내의 각종 제어 및 상태의 정보를 저장하는 콘트롤/상태 레지스터(CSR : Control Status Register)(5)와, 인터럽트 발생주기를 가변하여 동작의 주기와 시간을 제어하기 위하여 시간에 따른 클럭을 출력하는 RTC(Real Time Clock)(6)와, 입출력 처리기내에서 사용하는 여러 가지의 인터럽트 신호를 발생하는 인터럽트 요청기(Interrupt Requester)(7)와, 외부로 부터의 처리기(Interrupt Handler)(8)들을 신호증폭의 기능을 겸한 버퍼(buf1)∼(bulf8)들을 통하여 상호 연결하여 구성한 것이다.The present invention will be described in detail with reference to the accompanying drawings. A central processing unit 1 having a processing capacity of 32 bits of address and data and controlling the operation of an input / output processor, and contents used to execute a program in the central processing device 1 are temporarily displayed. A RAM (2) for storing, a programmable memory (EPROM) 3 having a program for the CPU 1 to perform operations such as a monitor, a diagnosis, an interrupt, and a plurality of inputs and outputs Data Buffer RAM 4 that stores data and instructions between processors and is connected between I / O BUS and MAIN BUS, and various controls and states in the I / O processor. Control Status Register (CSR) (5) that stores the information of the controller and RTC (Real Time) that outputs a clock over time to control the cycle and time of operation by varying the interrupt generation cycle. Clock (6), Interrupt Requester (7) for generating various interrupt signals for use in the I / O processor, and Interrupt Handler (8) from the outside. It is configured by interconnecting through buffers (buf1) to (bulf8).

이와같이 구성한 본 발명은 입출력 처리기는 시스템 레벨의 중앙 처리기로부터 입출력 요구가 있으면(단계 10), 중앙처리 디바이스(1)에 32비트의 어드레스 신호를 통하여 도면에 도시되지 않은 어드레스 디코딩 회로를 구동하면서 입출력 버스의 중재기(도면에 도시않음)에 입출력 버스 사용요청 신호를 출력하고 (단계 11), 상기의 입출력 버스의 중재기에서 중재 과정을 거쳐 입출력 버스를 사용하여도 무방하다는 입출력 버스 사용허가 신호가 입력 되었는가를 확인하여(단계 12), 입력된 경우에만 데이타 스트로브 신호, 어드레스 스트로브 신호, 4바이트로 전송중임을 알리는 롱워드 신호및 쓰기 신호등의 입출력 버스 제어신호와 함께 디스크, 단말기 마그네틱 테이프 등의 입출력 장치를 제어하는 입출력장치 제어기(도면에 도시않음)에 입출력버스(I/O BUS)를 통하여 명령을 전달한다(단계 13).According to the present invention configured as described above, if an input / output processor receives an input / output request from a system-level central processor (step 10), the central processing device 1 drives an address decoding circuit (not shown in the figure) via a 32-bit address signal. I / O bus request signal to the arbitrator (not shown) (Step 11), the I / O bus permission signal indicating that the I / O bus may be used through an arbitration process in the I / O bus arbitrator. Is input (step 12), and the data strobe signal is only input. Address strobe signal , Long word signal indicating transmission in 4 bytes And write signal In addition to the I / O bus control signals, commands are transmitted to the I / O device controller (not shown) for controlling the I / O devices such as the disk and the terminal magnetic tape through the I / O bus (step 13).

상기의 명령을 전달받은 입출력장치 제어기는 입출력 장치의 데이타를 입출력장치 제어기의 기억장치에 옮겨놓은 다음에 (단계 14), 입출력 버스(I/O BUS)를 통하여 32비트의 입출력 버스의 어드레스 신호(A)와 6비트의 어드레스 모디파이어(Modi fier)신호(AM)를 이용하여 데이타 버퍼램(4)을 사용하여도 되는가를 확인하는 데이타 버퍼램 이용요청 신호를 상기의 중앙처리 디바이스(1)로 전달하고 (단계 15), 중앙처리 디바이스(1)로부터 데이타 버퍼램(4)을 사용하여도 무방하다는 데이타 버퍼램 사용 허가신호달되었는가를 확인하여(단계 16), 전달되면 입출력장치 제어기에서는 32비트의 입출력 버스(I/O BUS)데이타 신호(D)를 통하여 데이타를 데이타 버퍼램(4)으로 이동 저장한다(단계 17).The I / O controller receiving the above command transfers the data of the I / O device to the memory of the I / O controller (step 14), and then the address signal of the 32-bit I / O bus through the I / O bus. Data buffer RAM use request signal for confirming whether or not the data buffer RAM 4 can be used using A) and a 6-bit address modifier signal AM. Is transmitted to the central processing device 1 (step 15), and the data buffer RAM use permission signal indicating that the data buffer RAM 4 may be used from the central processing device 1 may be used. Check that it has been reached (step 16), and if so, the I / O controller transfers and stores the data to the data buffer RAM 4 via the 32-bit I / O BUS data signal D (step 17). .

그리고 데이타 전송이 완료되면 입출력장치 제어기에서 인터럽트를 출력하여 데이타의 전송이 완료되었음을 알린다(단계 18). 인터럽트를 요청받은 중앙처리 디바이스(1)에서는 데이타의 전송이 완료되었음을 인지하고 시스템 버스(MAIN BUS)를 통하여 시스템 레벨의 주기억장치로 어드레스 버스 요청신호를 출력한 후(단계 19), 어드레스 버스 허가신호(ABG)가 접수되면(단계 20), 시스템 버스(MAIN BUS)를 통하여 32비트의 어드레스 신호, 64비트의 데이타신호 및 기타제어신호를 포함하여 주기억장치로 전송한다(단계 21).When the data transfer is complete, the I / O controller interrupts Is output to indicate that data transfer is completed (step 18). Interrupt The central processing device (1) that has received the request for recognizing that data transfer has been completed and received the address bus request signal to the main memory of the system level through the system bus (MAIN BUS) After outputting (step 19), when the address bus permission signal (ABG) is received (step 20), a 32-bit address signal, a 64-bit data signal, and other control signals are included via the system bus (MAIN BUS). Transfer to main memory (step 21).

상기의 데이타를 모두 전송받은 주기억장치는 제어신호를 상기의 중앙처리 디바이스(1)로 전달하면서 데이타의 전송이 완료되었음을 알린다(단계 22).The main memory device having received all of the above data transmits a control signal to the CPU 1, indicating that the transfer of data has been completed (step 22).

따라서 본 발명의 입출력 처리기는 입출력 장치들과 공유하는 입출력 버스(I/O BUS)와 시스템 버스(MAIN BUS)의 사이에 입출력 장치의 저장내용을 일시 저장하는 데이타 버퍼램(4)을 구비하여 버스의 사용시간을 줄이면서 전체적인 시스템의 사용효율이 향상되도록 한 것임을 알 수 있다.Accordingly, the input / output processor of the present invention includes a data buffer RAM 4 for temporarily storing the contents of the input / output device between the input / output buses (I / O BUS) and the system bus (MAIN BUS) shared with the input / output devices. It can be seen that while reducing the usage time of the system, the overall efficiency of the system is improved.

Claims (1)

중앙처리기로부터 데이타 버퍼램(4)을 지니고 있는 입출력 처리기의 중앙처리 디바이스(1)로 입출력 요구가 있으면 입출력 버스의 중재기에 입출력 버스 사용 요청신호를 출력하는 단계와, 입출력 버스 사용 허가신호가 입력되면 명령을 입출력장치 제어기로 전하는 단계와, 입출력장치의 내용을 기억장치에 일시 저장한 후 데이타 버퍼램 이용 요청신호를 중앙처리 디바이스(1)로 전달하는 단계와, 중앙처리 디바이스(1)로부터 데이타 버퍼램 사용허가신호를 받으면 데이타를 데이타 버퍼램(4)으로 이동하여 전송이 완료되면 인터럽터를 출력하는 단계와 인터럽트를 받은 중앙처리 디바이스(1)가 주기억장치(1)로 어드레스 버스 요청신호 를 출력하는 단계와, 주기억장치로 부터 어드레스 버스 허기신호가 접수되면 주기억장치로 데이타를 전송하는 단계와, 데이타를 전송받은 주기억장치에서 제어신호를 중앙처리 디바이스(1)로 전달하는 단계들에 의해 입출력처리를 수행하도록 한 데이타 버퍼램을 이용한 입출력 처리기.If there is an I / O request from the CPU to the CPU 1 of the I / O processor having the data buffer RAM 4, the I / O bus request signal is sent to the I / O bus arbiter. Outputting an I / O bus permission signal Is inputted, the command is transmitted to the I / O device controller, and the contents of the I / O device are temporarily stored in the memory device and then the data buffer RAM use request signal is received. To the central processing device (1), and the data buffer RAM permission signal from the central processing device (1) Receives data and moves to data buffer RAM (4). Outputting steps and interrupts Receiving, by the central processing device 1, outputting an address bus request signal to the main memory device 1, and an address bus hung signal from the main memory device; And receiving data, and transmitting the data to the main memory device, and transmitting the control signal to the central processing device (1) in the main memory device receiving the data.