JPH01224819A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH01224819A JPH01224819A JP4955288A JP4955288A JPH01224819A JP H01224819 A JPH01224819 A JP H01224819A JP 4955288 A JP4955288 A JP 4955288A JP 4955288 A JP4955288 A JP 4955288A JP H01224819 A JPH01224819 A JP H01224819A
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- JP
- Japan
- Prior art keywords
- bus
- type
- data
- bus2
- discharge
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 3
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101710148027 Ribulose bisphosphate carboxylase/oxygenase activase 1, chloroplastic Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタルシステム内における極性の違うバス
間の接続及び切断の制御に関する。
間の接続及び切断の制御に関する。
上記従来方式によれば、プリチャージタイプのバス間の
みにおいて、バススイッチが可能であった。しかし、プ
リチャージタイプとディスチャージタイプのバス間にお
いては考慮されていない。
みにおいて、バススイッチが可能であった。しかし、プ
リチャージタイプとディスチャージタイプのバス間にお
いては考慮されていない。
第2図に従来方式によるバスの使用形態を示す。
BUS−A及びBus−Bはともにプリチャージタイプ
のバスであり、クロック信号7丁が低位側電圧源レベル
(以降taL”とする)L”のときPチャネルMoSト
ランジスタ202及び203によりBUS−AとBUS
−Bはプリチャージされる。そして7丁が高位側電圧源
レベル(以降“HHとする)“H″のときRA−1,R
A−2゜・・・、及びRB−1,RB−2,・・・のう
ちいずれか1つがBUS−AもしくはBUS−Bディス
チャージする。例えばRA−1がBUS−Aをディスチ
ャージした場合は、上記従来技術によるバススイッチ回
路201を介してIt L TlデータがBUS−Bに
伝えられる。BUS−BからBUS−Aへの41 L
71データ伝送も同様に行なうことができる。
のバスであり、クロック信号7丁が低位側電圧源レベル
(以降taL”とする)L”のときPチャネルMoSト
ランジスタ202及び203によりBUS−AとBUS
−Bはプリチャージされる。そして7丁が高位側電圧源
レベル(以降“HHとする)“H″のときRA−1,R
A−2゜・・・、及びRB−1,RB−2,・・・のう
ちいずれか1つがBUS−AもしくはBUS−Bディス
チャージする。例えばRA−1がBUS−Aをディスチ
ャージした場合は、上記従来技術によるバススイッチ回
路201を介してIt L TlデータがBUS−Bに
伝えられる。BUS−BからBUS−Aへの41 L
71データ伝送も同様に行なうことができる。
上記従来技術は、バスの極性が異なる場合のバスの接続
制御について配慮されていなかった。
制御について配慮されていなかった。
本発明の目的は、極性の違うプリチャージタイプのバス
とディスチャージタイプのバスの接続制御を行なうこと
にある。
とディスチャージタイプのバスの接続制御を行なうこと
にある。
上記目的は、極性の違うバス間に、プリチャージタイプ
のバス側のディスチャージ手段をディスチャージタイプ
のバスのデータによって制御し。
のバス側のディスチャージ手段をディスチャージタイプ
のバスのデータによって制御し。
ディスチャージタイプのバス側のプリチャージ手段をプ
リチャージタイプのバスのデータによって制御するよう
な、バススイッチ回路を設けることにより達成される。
リチャージタイプのバスのデータによって制御するよう
な、バススイッチ回路を設けることにより達成される。
プリチャージタイプのバスに設けられたディスチャージ
手段は、ディスチャージタイプのバスの信号と1個以上
の制御信号で制御される。この制御信号により、ディス
チャージタイミングを、プリチャージタイプのバスに接
続されているレジスタの出力、即ちディスチャージ動作
、のタイミングと同期させることにより、プリチャージ
タイプのバスが有するプリチャージ手段と、前記ディス
チャージ手段との競合はない。同様に前記ディスチャー
ジタイプのバスに設けられたプリチャージ手段は、プリ
チャージタイプのバスの信号と1個以上の制御信号で制
御される。この制御信号により、プリチャージタイミン
グを、ディスチャージタイプのバスに接続されているレ
ジスタの出力、即ちプリチャージ動作のタイミングと同
期させることにより、ディスチャージタイプのバスが有
するディスチャージ手段と、前記プリチャージ手段との
競合はない。
手段は、ディスチャージタイプのバスの信号と1個以上
の制御信号で制御される。この制御信号により、ディス
チャージタイミングを、プリチャージタイプのバスに接
続されているレジスタの出力、即ちディスチャージ動作
、のタイミングと同期させることにより、プリチャージ
タイプのバスが有するプリチャージ手段と、前記ディス
チャージ手段との競合はない。同様に前記ディスチャー
ジタイプのバスに設けられたプリチャージ手段は、プリ
チャージタイプのバスの信号と1個以上の制御信号で制
御される。この制御信号により、プリチャージタイミン
グを、ディスチャージタイプのバスに接続されているレ
ジスタの出力、即ちプリチャージ動作のタイミングと同
期させることにより、ディスチャージタイプのバスが有
するディスチャージ手段と、前記プリチャージ手段との
競合はない。
以下、本発明の一実施例を第1図により説明する。BU
Slは、プリチャージタイプのバスである。又、BUS
2は、ディスチャージタイプのバスである。φ1信号が
“′H″のとき、即ち7丁信号が“L ItのときPチ
ャネルトランジスタ101が導通状態になりBUS 1
がVccレベルにプリチャージされ、Nチャネルトラン
ジスタ102が導通状態になりBUS2がGNDレベル
にディスチャージされる。次にφ1信号が“L”即ち、
T子信号がl Hljになり、Pチャネルトランジスタ
101とNチャネルトランジスタ102が非導通となっ
ている期間に、R1−1,R1−2,・・・のうちのい
ずれか1つのレジスタが、Buslに、BUSIをディ
スチャージすることによりデータの出力を行なうとき、
この期間SW2が“′L”であったならば、Pチャネル
トランジスタ105が導通状態となり、Pチャネルトラ
ンジスタ104もBUSIのllL”データにより導通
状態となり、BUS2がプリチャージされる。即ち、B
US 1の″L′″データがBUS2に“H”データと
して伝えられた事になり、レジスタR1−2,R1−1
、−・・のうちの1つのレジスタの出力データが、R2
−1,R2−2,・・・のうち1つもしくは複数のレジ
スタへの伝送が実現した事になる。次にPチャネルトラ
ンジスタ101とNチャネルトランジスタ102が非導
通状態となっている期間に、R2−1,R2−2,・・
・のうちいずれか1つのレジスタが、BUS2に、BU
S2をプリチャージすることによりデータの出力を行な
うとき、この期間SW1が“′H”であったならば、N
チャネルトランジスタ106が導通状態となり、Nチャ
ネルトランジスタ107もBUS2の“H”データによ
り導通状態となり、BUS 1がディスチャージされる
。即ち、BUS2の“HTlデータがBUS”1”に“
L″′′データて伝えられた事になり、レジスタR2−
1,R2−2,・・・のうちの1つのレジスタの出力デ
ータが、R1−1゜R1−2,・・・のうちの1−もし
くは複数のレジスタへの伝送が実現した事となる。
Slは、プリチャージタイプのバスである。又、BUS
2は、ディスチャージタイプのバスである。φ1信号が
“′H″のとき、即ち7丁信号が“L ItのときPチ
ャネルトランジスタ101が導通状態になりBUS 1
がVccレベルにプリチャージされ、Nチャネルトラン
ジスタ102が導通状態になりBUS2がGNDレベル
にディスチャージされる。次にφ1信号が“L”即ち、
T子信号がl Hljになり、Pチャネルトランジスタ
101とNチャネルトランジスタ102が非導通となっ
ている期間に、R1−1,R1−2,・・・のうちのい
ずれか1つのレジスタが、Buslに、BUSIをディ
スチャージすることによりデータの出力を行なうとき、
この期間SW2が“′L”であったならば、Pチャネル
トランジスタ105が導通状態となり、Pチャネルトラ
ンジスタ104もBUSIのllL”データにより導通
状態となり、BUS2がプリチャージされる。即ち、B
US 1の″L′″データがBUS2に“H”データと
して伝えられた事になり、レジスタR1−2,R1−1
、−・・のうちの1つのレジスタの出力データが、R2
−1,R2−2,・・・のうち1つもしくは複数のレジ
スタへの伝送が実現した事になる。次にPチャネルトラ
ンジスタ101とNチャネルトランジスタ102が非導
通状態となっている期間に、R2−1,R2−2,・・
・のうちいずれか1つのレジスタが、BUS2に、BU
S2をプリチャージすることによりデータの出力を行な
うとき、この期間SW1が“′H”であったならば、N
チャネルトランジスタ106が導通状態となり、Nチャ
ネルトランジスタ107もBUS2の“H”データによ
り導通状態となり、BUS 1がディスチャージされる
。即ち、BUS2の“HTlデータがBUS”1”に“
L″′′データて伝えられた事になり、レジスタR2−
1,R2−2,・・・のうちの1つのレジスタの出力デ
ータが、R1−1゜R1−2,・・・のうちの1−もし
くは複数のレジスタへの伝送が実現した事となる。
また、レジスタR1−1,R1−2,・・・及びR2−
1,R2−2,・・・がBUSl及びBUS 2にデー
タを出力する期間、SWIを“L uにSW2をitH
”に保ち続ける事により、BUSlとBUS2の並列利
用が可能となる。
1,R2−2,・・・がBUSl及びBUS 2にデー
タを出力する期間、SWIを“L uにSW2をitH
”に保ち続ける事により、BUSlとBUS2の並列利
用が可能となる。
本発明によれば、プリチャージタイプのバスとディスチ
ャージタイプのバスの接続制御ができるので、同一デジ
タルシステム内で、極性の違うバスの同時使用が可能と
なり、また、それらのバスの独立した並列利用も可能と
なる効果がある。
ャージタイプのバスの接続制御ができるので、同一デジ
タルシステム内で、極性の違うバスの同時使用が可能と
なり、また、それらのバスの独立した並列利用も可能と
なる効果がある。
第1図は本発明によるバス制御方式を示す図、第2図は
従来技術によるバス制御方式を示す図である。 R1−4,R1−2,・・・、・・・“L”データをバ
スに出力するレジスタ、R2−1,R2−2,・・・。 ・・・パII”データをバスに出力するレジスタ。 101.104,105・・・Pチャネルトランジスタ
、102,106,107−Nチャネルトランジスタ、
103・・・本発明のバス利用方式に基づくバススイッ
チ回路。
従来技術によるバス制御方式を示す図である。 R1−4,R1−2,・・・、・・・“L”データをバ
スに出力するレジスタ、R2−1,R2−2,・・・。 ・・・パII”データをバスに出力するレジスタ。 101.104,105・・・Pチャネルトランジスタ
、102,106,107−Nチャネルトランジスタ、
103・・・本発明のバス利用方式に基づくバススイッ
チ回路。
Claims (1)
- 1、プリチヤージタイプのバスとディスチャージタイプ
のバスとにおいて、プリチヤージタイプのバスはディス
チャージ手段を具備し、ディスチャージタイプのバスは
プリチヤージ手段を具備し、前記ディスチャージ手段に
よる前記プリチヤージタイプのバスのディスチャージ動
作は、前記ディスチャージタイプのバスのデータと1個
又は複数の制御線により制御され、前記プリチヤージ手
段による前記ディスチャージタイプのバスのプリチヤー
ジ動作は、前記プリチヤージタイプのバスのデータと1
個又は複数の制御線により制御され、前記プリチヤージ
タイプのバスとディスチャージタイプのバスの間で相互
にデータ伝送を可能とすることを特徴とするバス制御方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4955288A JPH01224819A (ja) | 1988-03-04 | 1988-03-04 | バス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4955288A JPH01224819A (ja) | 1988-03-04 | 1988-03-04 | バス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01224819A true JPH01224819A (ja) | 1989-09-07 |
Family
ID=12834358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4955288A Pending JPH01224819A (ja) | 1988-03-04 | 1988-03-04 | バス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01224819A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5689196A (en) * | 1994-12-02 | 1997-11-18 | U.S. Philips Corporation | Circuit comprising a data communication bus |
-
1988
- 1988-03-04 JP JP4955288A patent/JPH01224819A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5689196A (en) * | 1994-12-02 | 1997-11-18 | U.S. Philips Corporation | Circuit comprising a data communication bus |
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