JPH01223692A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To eliminate a level difference of a pair of bit lines at the time of pre-charge by a short pre-charge time and to execute an access operation at a high speed by providing an equalizing circuit which is added newly and a allowed to correspond to a pre-charge circuit, on a storage device consisting of a memory cell, a sense amplifying circuit and the pre-charge circuit. CONSTITUTION:An equalizing circuit 40 is provided by adding it to a regular memory device, and operated as mentioned below. That is, when a control signal EQ1 rises to 'H' from 'L' and a pre-charge period starts, a pre-charge circuit 29 is activated and NMSs 29a, 29b for constituting said circuit become ON, and a pair of bit lines 21, the inverse of 21 are connected to a reference potential Veq, and in this case, another control signal EQ2 rises simultaneously to 'H', the equalizing circuit 40 is also activated, an NMS40 becomes ON and the pair of bit lines 21, the inverse of 21 which have become 'H'/'L', respectively are short-circuited. In such a way, the pair of bit lines are biased to the reference potential Veq by the circuit 29 in the vicinity of one end A of the pair of bit lines, and short-circuit by the circuit 40 in the other end B, and the pre-charge time is shortened.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、折り返しビット線構造を有するダイナミック
ＲＡＭ等の半導体記憶装置、特にそのビット線プリチャ
ージ手段に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor memory device such as a dynamic RAM having a folded bit line structure, and particularly to a bit line precharging means thereof.

（従来の技術） 従来、この種の半導体記憶装置としては、例えば第２図
のようなものがあった。以下、その構成を説明する。(Prior Art) Conventionally, as this type of semiconductor memory device, there has been one as shown in FIG. 2, for example. The configuration will be explained below.

第２図は従来の半導体記憶装置、例えば折り返しビット
線構造を有するダイナミックＲＡＭの要部構成例を示す
回路図である。FIG. 2 is a circuit diagram showing an example of the main part configuration of a conventional semiconductor memory device, for example, a dynamic RAM having a folded bit line structure.

この半導体記憶装置は、複数の相補ビット線１゜１対、
複数のワード線２−１〜２−ｎ、及び相補ダミーワード
線３．３を有し、そのビット線１゜１対とワード線２−
１〜２−ｎとの交差箇所には複数のメモリセル（ＭＣ＞
４−１〜４−ｎ、５−１〜５−ｎが接続されると共に、
そのビット線１゜１対とダミーワード線３．百との交差
箇所にもダミーセル（ＤＣ）６．７が接続されている。This semiconductor memory device includes a plurality of complementary bit lines 1.1 pairs,
It has a plurality of word lines 2-1 to 2-n and a complementary dummy word line 3.3, and a pair of bit lines 1.1 and a word line 2-n are provided.
A plurality of memory cells (MC>
4-1 to 4-n and 5-1 to 5-n are connected,
1 pair of bit lines and 3 dummy word lines. A dummy cell (DC) 6.7 is also connected to the intersection with 100.

ビット線１．Ｔ対の一端Ａ及び他端Ｂのうちの一端Ａに
は、ラッチノードＰＳＬ、ＮＳＬに接続されたＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯ８という＞８ａ、
８ｂ及びＮチャネルＭＯ３）ランジスタ（以下、ＮＭＯ
８という）８ｃ、８ｄからなるフリップフロップで構成
されたセンスアンプ回路８と、制御信号ＥＱＩをゲート
とするＮＭＯ８９ａ、９ｂを介してビット線１．１対を
基準電位Ｖｅｑにショートさせるプリチャージ回路９と
が接続され、さらに列デコーダ信号ＹＤＥＣによりオン
、オフするＮＭＯ８Ｉ０゜１１を介して相補バス１２．
１２が接続されている。Bit line 1. One end A of one end A and the other end B of the T pair includes a P channel MOS transistor (hereinafter referred to as PMO8>8a,
8b and N-channel MO3) transistor (hereinafter referred to as NMO
a sense amplifier circuit 8 composed of flip-flops 8c and 8d (referred to as 8), and a precharge circuit 9 that short-circuits the bit line 1.1 pair to a reference potential Veq via NMOs 89a and 9b whose gates are the control signal EQI. A complementary bus 12.
12 are connected.

第３図は第２図のタイミングチャードであり、この図を
参照しつつ第２図の動作を説明する。なお、第３図にお
けるビット線１．１の波形において、実線は第２図の一
端Ａ付近の波形、破線は他端Ｂ付近の波形である。FIG. 3 is a timing chart of FIG. 2, and the operation of FIG. 2 will be explained with reference to this diagram. In the waveform of the bit line 1.1 in FIG. 3, the solid line is the waveform near one end A in FIG. 2, and the broken line is the waveform near the other end B.

先ず、プリチャージ期間において、ビット線１゜１対の
電位はプリチャージ回路９によって基準電位Ｖｅｑに保
持される。次に制御信号ＥＱＩが高レベル（以下、“Ｈ
ｌｌという）から低レベル（以下、“Ｌ”という）に変
化し、プリチャージ動作が終了する。その後ワード線２
−１〜２−ｎ中の例えば２−１が選択的に“Ｌｌｌから
“Ｈｌｌになる。First, during the precharge period, the potential of one pair of bit lines 1° is held at the reference potential Veq by the precharge circuit 9. Next, the control signal EQI is at a high level (hereinafter referred to as “H”).
ll) to a low level (hereinafter referred to as "L"), and the precharge operation ends. Then word line 2
For example, 2-1 among -1 to 2-n selectively changes from "Lll" to "Hll."

この時、例えばビット線１に接続されたメモリセル４−
１が選択される場合には、そのビット線１に接続された
ダミーセル６も同時に選択され、ダミーワード線３が“
Ｈ”からｉ＋　Ｌ　ｕに変化する。At this time, for example, memory cell 4- connected to bit line 1
1 is selected, the dummy cell 6 connected to the bit line 1 is also selected at the same time, and the dummy word line 3 becomes “
H” to i+L u.

フード線２−１が立上ることによってビット線２−１上
に読出されたメモリセル４−１の情報（データ）は、セ
ンスアンプ回路８により、基準電位Ｖｅｑのレベルを保
っているもう一方のビット線１とレベル比較され、検出
、増幅される。第３図では、説明の便宜上、メモリセル
データ“１パの場合が示されている。検出、増幅動作が
終了すると、選択的に列デコーダ信号ＹＤＥＣが立上り
、ＮＭＯ３Ｉ０．１１がオンして相補バス１２゜１２に
データが転送され、最終的には図示しない出力端子にメ
モリセル２−１の情報が出力される。第３図では説明の
便宜上、列デコーダ信号ＹＤＥＣが立上らない場合が示
されている。When the food line 2-1 rises, the information (data) of the memory cell 4-1 read onto the bit line 2-1 is transferred by the sense amplifier circuit 8 to the other memory cell 4-1, which maintains the level of the reference potential Veq. The level is compared with bit line 1, detected, and amplified. In FIG. 3, for convenience of explanation, the case of memory cell data "1 pass" is shown. When the detection and amplification operations are completed, the column decoder signal YDEC selectively rises, NMO3I0.11 is turned on, and the complementary bus Data is transferred to 12° 12, and information on the memory cell 2-1 is finally output to an output terminal (not shown).For convenience of explanation, FIG. 3 shows a case where the column decoder signal YDEC does not rise. has been done.

検出、増幅動作が終了した後、再びプリチャージ期間が
おとづれる。この時、制御信号ＥＱＩが“Ｌ″から“Ｈ
′”に変化し、“Ｈｔｌのピッド線１はＮＭＯ８９ａを
介して基準電位Ｖｅｑに、４１ＬＩｌのピッド線ＴもＮ
ＭＯ８９ｂを介して基準電位Ｖｅｑに接続される。この
ようにプリチャージ回路９により、ビット線１，１対は
再び基準電位Ｖｅｑにバイアスされる。After the detection and amplification operations are completed, the precharge period ends again. At this time, the control signal EQI changes from “L” to “H”.
', the pit line 1 of Htl is connected to the reference potential Veq via NMO89a, and the pit line T of 41LI1 is also connected to N
It is connected to the reference potential Veq via MO89b. In this way, the precharge circuit 9 biases the bit lines 1 and 1 pair again to the reference potential Veq.

なお、プリチャージ回路９としては、第２図の回路構成
の他に、基準電位−ＶｅｑをラッチノードＮＳＬに置き
換えた回路、あるいは制御信号ＥＱＩによりビット線１
．１対間をショートするＮＭＯ８を追加した回路等、種
々の回路構成のものがある。In addition to the circuit configuration shown in FIG. 2, the precharge circuit 9 may also be a circuit in which the reference potential -Veq is replaced with a latch node NSL, or a circuit in which the bit line 1 is
．． There are various circuit configurations, such as a circuit in which an NMO8 is added to short-circuit one pair.

（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置では、ビット
線１，１のプリチャージに要する時間を短縮しにくいと
いう問題があった。(Problems to be Solved by the Invention) However, the semiconductor memory device having the above configuration has a problem in that it is difficult to shorten the time required to precharge the bit lines 1, 1.

即ち、検出、増幅後のビット線１，１対はそれぞれ“Ｈ
”／“Ｌｌｌになっており、次いでプリチャージ動作が
始まると、プリチャージ回路９によってビット線１．１
のレベルは基準電位Ｖｅｑに向って変化する。この時、
ビット線１．１の配線インピーダンスによっては、第３
図の実線と破線で表わされたビット線１，１波形で示す
ように、プリチャージ回＃Ｉ９から最も遠い他端Ｂ付近
のビット線１．１のレベル差と最も近い一端Ａ付近での
ビット線１．１のレベル差に差が生ずる。特に、集積度
が上がり、ビット線１．１が細くなると共にメモリセル
の数が多くなると、ビット線抵抗とビット線負荷容量が
大きくなってインピーダンスが増大し、一端Ａから他端
Ｂへ向って電位伝播の遅延時間が大きくなる。そのため
、他端Ｂ付近のビット線１．１のレベルが基準電位Ｖｅ
ｑになるまで、プリチャージ動作を続ける必要があった
。That is, after detection and amplification, the bit lines 1 and 1 pair are respectively “H”.
"/"Lll, and then when the precharge operation starts, the precharge circuit 9 connects the bit lines 1.1 to
The level of changes toward the reference potential Veq. At this time,
Depending on the wiring impedance of bit line 1.1, the third
As shown by the bit line 1,1 waveforms represented by solid lines and broken lines in the figure, the level difference between bit line 1.1 near the other end B which is farthest from precharge circuit #I9 and near one end A which is the closest. A difference occurs in the level difference between bit lines 1.1. In particular, as the degree of integration increases, the bit line 1.1 becomes thinner, and the number of memory cells increases, the bit line resistance and bit line load capacitance increase, resulting in an increase in impedance. The delay time of potential propagation increases. Therefore, the level of the bit line 1.1 near the other end B is the reference potential Ve.
It was necessary to continue the precharge operation until q.

他端Ｂ付近のビット線１．１のレベルが基準電位Ｖｅｑ
に達する前にプリチャージ動作を終了すると、最終的に
ビット線１，１対のレベル差が生じてしまう。この差が
センスアンプ回路８の怒度を超えてしまうという、メモ
リセルデータを正しく読み出せなくなるのである。The level of bit line 1.1 near the other end B is the reference potential Veq
If the precharge operation is terminated before the bit line 1 is reached, a level difference will eventually occur between the bit lines 1 and 1 pair. This difference exceeds the sensitivity of the sense amplifier circuit 8, making it impossible to read out the memory cell data correctly.

本発明は前記従来技術が持っていた問題点として、プリ
チャージ時間の短縮が困難で、それによってアクセス動
作を高速化できないという点について解決した半導体記
憶装置を提供するものである。The present invention provides a semiconductor memory device that solves the problem of the prior art, which is that it is difficult to shorten the precharge time, and as a result, it is impossible to speed up the access operation.

（課題を解決するための手段） 本発明は前記課題を解決するために、ビット線対にそれ
ぞれ接続された複数のメモリセルと、前記ビット線対に
接続され前記メモリセルの情報を検出して増幅するセン
スアンプ回路と、前記ビット線対に接続され制御信号に
基づき前記ビット線対を基準電位にプリチャージするプ
リチャージ回路とを備えた半導体記憶装置において、前
記プリチャージ回路から所定路離隔てて前記ビット線対
に接続され前記プリチャージ回路に同期して前記ビット
線対の電位を等化するイコライズ回路を設けたものであ
る。例えば、このイコライズ回路は少なくとも１個、前
記プリチャージ回路とは反対のビット線終端付近に接続
する。(Means for Solving the Problems) In order to solve the above problems, the present invention detects a plurality of memory cells each connected to a bit line pair, and information of the memory cells connected to the bit line pair. A semiconductor memory device comprising a sense amplifier circuit for amplification and a precharge circuit connected to the bit line pair and precharging the bit line pair to a reference potential based on a control signal, the semiconductor memory device being separated from the precharge circuit by a predetermined path. An equalizer circuit is provided which is connected to the bit line pair and equalizes the potentials of the bit line pair in synchronization with the precharge circuit. For example, at least one equalization circuit is connected near the end of the bit line opposite to the precharge circuit.

（作用） 本発明によれば、以上のように半導体記憶装置を構成し
たので、イコライズ回路はプリチャージ回路に同期して
ビット線対を基準電位に急速に近づける加速回路として
動作する。これによりプリチャージ時間の短縮化が図れ
る。従って前記問題点を除去できるのである。(Function) According to the present invention, since the semiconductor memory device is configured as described above, the equalization circuit operates as an acceleration circuit that rapidly brings the bit line pair closer to the reference potential in synchronization with the precharge circuit. This makes it possible to shorten the precharge time. Therefore, the above-mentioned problem can be eliminated.

（実施例） 第１図は本発明の実施例を示す半導体記憶装置、例えば
折り返しビット線構造を有するダイナミックＲＡＭの要
部構成例を示す回路図である。(Embodiment) FIG. 1 is a circuit diagram showing an example of the main part configuration of a semiconductor memory device, for example, a dynamic RAM having a folded bit line structure, according to an embodiment of the present invention.

この半導体記憶装置は、従来と同様にデータ伝送用の複
数の相補ビット線２１．２１対、アドレス用の複数のワ
ード線２２−１〜２２−ｎ、及びダミーセル選択用の相
補ダミーワード線２３゜２３を有し、そのビット線２１
．２１対とワード線２２−１〜２２−ｎとの交差箇所に
は複数のメモリセル（ＭＣ＞２４−１〜２４−ｎ、２５
−１〜２５−ｎが接続されると共に、そのビット線２１
．２１対とダミーフード線２３．２３との交差箇所にも
ダミーセル（ＤＣ＞２６．２７が接続されている。各メ
モリセル（ＭＣ＞２４−１〜２４−ｎ、２５−１〜２５
−ｎは、例えば電荷蓄積用の容量２４ａと、電荷転送用
のＮＭＯ８２４ｂとで構成されている。ダミーセル２６
゜２７はビット線２３．２３とワード線２２−１〜２２
−ｎの容量結合によるノイズを相殺する機能を有してお
り、メモリセル２４−１〜２４−ｎ。This semiconductor memory device, like the conventional one, includes a plurality of pairs of complementary bit lines 21 and 21 for data transmission, a plurality of word lines 22-1 to 22-n for addresses, and a complementary dummy word line 23 for dummy cell selection. 23 and its bit line 21
．． A plurality of memory cells (MC>24-1 to 24-n, 25
-1 to 25-n are connected, and the bit line 21
．． Dummy cells (DC>26.27 are also connected to the intersections of the 21 pairs and the dummy hood lines 23.23. Each memory cell (MC>24-1 to 24-n, 25-1 to 25
-n is composed of, for example, a capacitor 24a for charge storage and an NMO 824b for charge transfer. Dummy cell 26
゜27 is bit line 23.23 and word line 22-1 to 22
The memory cells 24-1 to 24-n have a function of canceling noise due to capacitive coupling of -n.

２５−１〜２５−ｎと同様に、電荷蓄積用の容量２６ａ
と、電荷転送用のＮＭＯ８２６ｂとで構成されている。Similar to 25-1 to 25-n, a capacitor 26a for charge storage
and an NMO 826b for charge transfer.

ビット線２１．２１対の一端Ａ及び他端Ｂのうち、一端
Ａにはセンスアンプ回路２８及びプリチャージ回路２９
が接続されると共に、列デコーダ信号ＹＤＥＣによりオ
ン、オフするデータ転送用のＮＭＯ３３０，３１を介し
て相補バス３２゜３２が接続されている。センスアンプ
回路２８は、メモリセル２４−１〜２４−ｎ、２５−１
〜２５−ｎのデータを検出して増幅する機能を有し、例
えばラッチノードＰＳＬに接続されたＰＭＯ８２８ａ、
２８ｂからなるフリップフロップと、ラッチノードＮＳ
Ｌに接続されたＮＭＯ３２８ｃ。Of one end A and the other end B of the pair of bit lines 21.21, one end A has a sense amplifier circuit 28 and a precharge circuit 29.
, and complementary buses 32 and 32 are connected via NMOs 330 and 31 for data transfer, which are turned on and off by column decoder signal YDEC. The sense amplifier circuit 28 includes memory cells 24-1 to 24-n, 25-1.
~25-n has a function of detecting and amplifying data, for example, a PMO 828a connected to the latch node PSL,
A flip-flop consisting of 28b and a latch node NS
NMO328c connected to L.

２８ｄからなるフリップフロップとで構成されている。It is composed of a flip-flop consisting of 28d.

プリチャージ回路２９は、制御信号ＥＱＩをゲートとす
るＮＭＯ８２９ａ、２９ｂを介してビット線２１．Σ了
対を基準電位Ｖｅｑにショートさせる回路である。基準
電位Ｖｅｑは、例えば電源電位Ｖｃｃと接地電位Ｖｓｓ
のほぼ中間の値である。The precharge circuit 29 connects the bit lines 21 . This is a circuit that short-circuits the Σ termination pair to the reference potential Veq. The reference potential Veq is, for example, a power supply potential Vcc and a ground potential Vss.
It is approximately the middle value.

また、ビット線２１．２１対の他端Ｂには、本実施例で
新たに追加されたイコライズ回路４ｏが接続されている
。このイコライズ回路４０は、制御信号ＥＱ２に基づき
ビット線２１．Σ１対の電位を等化する機能を有し、例
えばソース・ドレインがビット線２１．２１に接続され
、ゲートが制御信号ＥＱ２に接続されたＮＭＯ８４０ａ
で構成されている。制御信号ＥＱＩとＥＱ２は、例えば
ほぼ同相の信号である。Further, an equalization circuit 4o newly added in this embodiment is connected to the other end B of the bit line pair 21.21. The equalize circuit 40 operates on the bit lines 21 . . . based on the control signal EQ2. For example, NMO840a has the function of equalizing the potential of the Σ1 pair, and has its source and drain connected to the bit line 21.21, and its gate connected to the control signal EQ2.
It consists of Control signals EQI and EQ2 are, for example, signals that are approximately in phase.

第４図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。なお、第４図にお
けるビット線２１．２１の波形において、実線は第１図
の一端Ａ付近の波形、破線は他端Ｂ付近の波形である。FIG. 4 is a timing chart of FIG. 1, and the operation of FIG. 1 will be explained with reference to this diagram. Note that in the waveforms of the bit lines 21 and 21 in FIG. 4, the solid line is the waveform near one end A in FIG. 1, and the broken line is the waveform near the other end B.

例えば゛、メモリセル２４−１のデータを読出す場合、
従来と同様に、先ずプリチャージ回路２９によってビッ
ト線２１．２１を基準電位Ｖｅｑにした後、ワード線２
２−１を選択してそれを“Ｌ”から“ＨＩＩに立上げる
と共に、ダミーワード線２３も選択してそれを“Ｈ”か
ら“Ｌ”に立下げる。ワード線２２−１が立上ると、メ
モリセル２４−１のＮＭＯ８２４ｂがオンし、容ｊＬ２
４ａに蓄積された電荷がそのＮＭＯ３２４ｂを通してビ
ット線２１へ送出される。するとセンスアンプ回路２８
において、ラッチノードＰＳＬ、ＮＳＬ上の信号に基づ
き、ＰＭＯ８２８ａ、２８ｂ及びＮＭＯ８２８ｃ、２８
ｄはビット線２１上のメモリセル電荷をラッチし、その
ビット線２１の電位と基準電位Ｖｅｑに保持されたビッ
ト線２１の電位とを比較し、ビット線７了の電位を“°
Ｈ′°に、ビット線２１の電位を“Ｌ”にそれぞれ増幅
する。For example, when reading data from memory cell 24-1,
As in the conventional case, first, the bit line 21.21 is set to the reference potential Veq by the precharge circuit 29, and then the word line 2 is set to the reference potential Veq.
2-1 and raises it from "L" to "HII", and also selects the dummy word line 23 and lowers it from "H" to "L". When word line 22-1 rises, , the NMO824b of the memory cell 24-1 turns on, and the capacity jL2
The charges accumulated in NMO 4a are sent to bit line 21 through NMO 324b. Then, the sense amplifier circuit 28
, based on the signals on the latch nodes PSL, NSL, the PMOs 828a, 28b and the NMOs 828c, 28
d latches the memory cell charge on the bit line 21, compares the potential of the bit line 21 with the potential of the bit line 21 held at the reference potential Veq, and sets the potential of the bit line 7 to "°".
At H'°, the potential of the bit line 21 is amplified to "L".

その後、選択的に列デコーダ信号ＹＤＥＣが立上り、Ｎ
ＭＯ３３０，３１がオンして相補バス３２゜３２に読出
しデータが転送され、外部へ出力される。このような読
出し動作が終わると、ビット線２１．２１は再び基準電
位Ｖｅｑにプリチャージされる。After that, the column decoder signal YDEC selectively rises and N
The MOs 330 and 31 are turned on, and the read data is transferred to the complementary buses 32 and 32 and output to the outside. When such a read operation is completed, the bit lines 21.21 are again precharged to the reference potential Veq.

このような読出し動作の基本は従来と同様であるが、本
実施例ではイコライズ回路４０が設けられているため、
次のような点で異なっている。即ち、制御信号ＥＱＩが
°“Ｌ”からＨ′°に立上ってプリチャージ期間が始ま
ると、プリチャージ回路２９が活性化され、ＮＭＯ８２
９ａ、２９ｂがオンしてビット線２１．２１対を基準電
位Ｖｅｑに接続する。この際、制御信号ＥＱＩとほぼ同
時に制御信号ＥＱ２が“Ｈ”に立上り、イコライズ回路
４０も活性化され、ＮＭＯ３４０ａがオンして“Ｈ′°
／“Ｌｌｌにそれぞれなっている。ビット線２１．２１
対をショーシする。このように、ビット線２１．２１対
は第１図の一端Ａ付近ではプリチャージ回路２９によっ
て基準電位Ｖｅｑにバイアスされ、他端Ｂ付近ではイコ
ライズ回８４０によってショートされるため、該ビット
線２１゜２１対のレベルは第４図のビット線２１．２２
対の実線波形及び破線波形で示すように急速に基準電位
Ｖｅｑレベルに達する。従って、従来の問題であったプ
リチャージ期間でのビット線配線インピーダンスによる
ビット線対のレベル差を大幅に改善でき、プリチャージ
時間の短縮化と、それに伴なうアクセス動作の高速化が
図れる。The basics of such a read operation are the same as in the conventional case, but in this embodiment, since the equalization circuit 40 is provided,
They differ in the following points. That is, when the control signal EQI rises from "L" to H' and a precharge period begins, the precharge circuit 29 is activated and the NMO 82
9a and 29b are turned on to connect the bit line 21.21 pair to the reference potential Veq. At this time, the control signal EQ2 rises to "H" almost simultaneously with the control signal EQI, the equalize circuit 40 is also activated, and the NMO 340a is turned on to "H'°".
/“Lll respectively.Bit line 21.21
Shoshi the pair. In this way, the bit line 21.21 pair is biased to the reference potential Veq by the precharge circuit 29 near one end A in FIG. 1, and shorted by the equalization circuit 840 near the other end B, so that the bit line 21 The levels of the 21 pairs are bit lines 21 and 22 in Figure 4.
As shown by the pair of solid and broken line waveforms, the reference potential Veq level is quickly reached. Therefore, the level difference between the bit line pair due to the bit line wiring impedance during the precharge period, which has been a problem in the prior art, can be significantly improved, and the precharge time can be shortened and the access operation speed can be increased accordingly.

第５図〜第７図は本発明の他の実施例を示す半導体記憶
装置の要部構成のブロック図であり、第１図中の要素と
同一の要素には同一の符号が付されている。5 to 7 are block diagrams of main parts of a semiconductor memory device showing other embodiments of the present invention, and the same elements as those in FIG. 1 are given the same reference numerals. .

第５図の実施例では、プリチャージ回路２９を構成する
２個のＮＭＯ３２９’ａ、２９ｂの接続点がラッチノー
ドＮＳＬに接続され、制御信号ＥＱＩがＩＩＨ”になる
と、そのＮＭＯ８２９ａ。In the embodiment of FIG. 5, the connection point of the two NMOs 329'a and 29b constituting the precharge circuit 29 is connected to the latch node NSL, and when the control signal EQI becomes "IIH", the NMO 829a.

２９ｂがオンしてビット線２１．２１対がラッチノード
ＮＳＬの電位にプリチャージされる。この装置では基準
電位Ｖｅｑが省略できる利点があるが、この場合もイコ
ライズ回路４０を設けることで、第１図と同様の作用、
効果が得られる。29b is turned on, and the pair of bit lines 21.21 is precharged to the potential of the latch node NSL. This device has the advantage that the reference potential Veq can be omitted, but in this case as well, by providing the equalization circuit 40, the same effect as in FIG.
Effects can be obtained.

第６図の実施例では、プリチャージ回路３９を３個のＮ
ＭＯ３３９ａ、３９ｂ、３９ｃで構成している。即ち、
ＮＭＯ８３９ａ、３９ｂはビット線２１．２１対間に直
列に接続され、そのＮＭＯ８３９ａ、３９ｂの接続点が
基準電位Ｖｃｑに接続されると共に、その各ゲートが制
御信号ＥＱＩに共通接続されている。さらに、ＮＭＯ８
３９のソース・ドレインはビット線２１゜２１対に接続
され、そのゲートが制御信号ＥＱＩに接続されている。In the embodiment of FIG. 6, the precharge circuit 39 has three N
It is composed of MO339a, 39b, and 39c. That is,
The NMOs 839a and 39b are connected in series between the bit lines 21 and 21, the connection point of the NMOs 839a and 39b is connected to the reference potential Vcq, and each gate thereof is commonly connected to the control signal EQI. Furthermore, NMO8
The source and drain of 39 are connected to the 21.degree. 21 pair of bit lines, and the gate thereof is connected to the control signal EQI.

制御信号ＥＱＩが“Ｈ”になると、ＮＭＯ３３９ａ　〜
３９ｃがオンし、その３個のＮＭＯ８３９ａ〜３９ｃを
通してビット線２１．２１対が基準電位Ｖｅｑにプリチ
ャージされるので、プリチャージ時間が短くなるという
利点を有する。この場合もイコライズ回路４０を設ける
ことで、第１図とほぼ同様の作用、効果が得られる。When the control signal EQI becomes “H”, NMO339a ~
39c is turned on and the bit line 21.21 pair is precharged to the reference potential Veq through the three NMOs 839a to 39c, which has the advantage of shortening the precharging time. Also in this case, by providing the equalization circuit 40, substantially the same operation and effect as in FIG. 1 can be obtained.

第７図の実施例では、ビット線２１．Σ１対の他端Ｂ付
近にイコライズ回路４０を設けるだけでなく、ビット線
２１．２１対の一端Ａと他端Ｂの間にも１個または複数
個のイコライズ回路４０を設けている。ビット線配線の
インピーダンスが大きければ、それに応じてイコライズ
回路４０の数を増すことで、プリチャージ時間の短縮化
が可能となる。In the embodiment of FIG. 7, bit lines 21. In addition to providing an equalizing circuit 40 near the other end B of the Σ1 pair, one or more equalizing circuits 40 are also provided between one end A and the other end B of the bit line pair 21.21. If the impedance of the bit line wiring is large, the precharge time can be shortened by increasing the number of equalization circuits 40 accordingly.

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. Examples of such modifications include the following.

（ａ＞　　メモリセル２４−１〜２４−ｎ、２５−１〜
２５−ｎ、及びダミーセル２６．２７は、第１図以外の
回路で構成してもよい。また、センスアンプ回路２８は
インバータ等の他の回路で構成してもよい。(a> Memory cells 24-1 to 24-n, 25-1 to
25-n and dummy cells 26 and 27 may be constructed with circuits other than those shown in FIG. Furthermore, the sense amplifier circuit 28 may be constructed of other circuits such as an inverter.

（ｂ）　　プリチャージ回路２９．３９は図示以外の回
路で構成してもよい。例えば、第６図のプリチャージ回
路３９において、基準電位Ｖｅｑを省略してラッチノー
ドｒ’Ｊ　Ｓ　Ｌ、をＮＭＯ８３９ａ。(b) The precharge circuits 29 and 39 may be constructed from circuits other than those shown. For example, in the precharge circuit 39 of FIG. 6, the reference potential Veq is omitted and the latch node r'JSL is replaced by NMO839a.

３９ｂの接続点に接続するような変形も可能である。A modification such as connecting to the connection point 39b is also possible.

（ｃ）　　イコライズ回路４０は、プリチャージ回路２
９．３９と同一の回Ｂ構成にしたり、あるいはそれ以外
の他の回路で構成してもよい。イコライズ回路４０を例
えばプリチャージ回路２９または３９と同一の回路構成
にした場合、ビット線２１．２１対のプリチャージ時間
をより短縮できる利点がある。その反面、回路構成が複
雑になる。(c) The equalize circuit 40 is the precharge circuit 2
It may be configured with the same circuit B configuration as 9.39, or may be configured with other circuits. If the equalize circuit 40 has the same circuit configuration as, for example, the precharge circuit 29 or 39, there is an advantage that the precharge time for the bit line pair 21 and 21 can be further shortened. On the other hand, the circuit configuration becomes complicated.

これに対して第１図のイコライズ回路４ｏでは、１個の
ＮＭＯ８、あるいはＰＭＯ３等の他のトランジスタで構
成できるため、高集積化により適している。On the other hand, the equalizer circuit 4o in FIG. 1 can be configured with one NMO8 or other transistors such as PMO3, and is therefore more suitable for high integration.

（ｄ）　　本発明のプリチャージ及びイコライズ方式は
、ダイナミックＲＡＭ以外の半導体記憶装置にも適用可
能である。(d) The precharge and equalization method of the present invention is also applicable to semiconductor memory devices other than dynamic RAM.

（発明の効果） 以上詳細に説明したように、本発明によれば、プリチャ
ージ回路に対応して１個または複数個のイコライズ回路
をビット線対に接続したので、プリチャージ時のビット
線対のレベル差を短かいプリチャージ時間でなくすこと
ができ、それによってアクセス動作の高速化が図れる。(Effects of the Invention) As described in detail above, according to the present invention, one or more equalization circuits are connected to the bit line pair in correspondence with the precharge circuit, so that the bit line pair during precharging is The difference in level can be eliminated with a short precharge time, thereby speeding up the access operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例を示す半導体記憶装置の要部の
回路図、第２図は従来の半導体記憶装置を示す要部の回
路図、第３図は第２図のタイミングチャート、第４図は
第１図のタイミングチャート、第５図、第６図及び第７
図は本発明の他の実施例を示す半導体記憶装置の要部の
構成ブロック図である。 ２１．２１・・・・・・ビット線、２２−１〜２２−ｎ
・・・・・・ワード線、２４−１〜２４−ｎ、２５−１
〜２５−計・・・・・メモリセル、２８・・・・・・セ
ンスアンプ回路、２９．３９・・・・・・プリチャージ
回路、４ｏ・・・・・・イコライズ回路、Ａ・・・・・
・一端、Ｂ・・・・・・他端、ＥＱＩ、ＥＱ２・・・・
・・制御信号、ＮＳＬ、ＰＳＬ・・・・・・ラッチノー
ド、Ｖｅｑ・・・・・・基準電位。FIG. 1 is a circuit diagram of a main part of a semiconductor memory device showing an embodiment of the present invention, FIG. 2 is a circuit diagram of a main part of a conventional semiconductor memory device, and FIG. 3 is a timing chart of FIG. Figure 4 shows the timing chart of Figure 1, Figures 5, 6 and 7.
The figure is a block diagram of a main part of a semiconductor memory device showing another embodiment of the present invention. 21.21...Bit line, 22-1 to 22-n
...Word line, 24-1 to 24-n, 25-1
~25-Total...Memory cell, 28...Sense amplifier circuit, 29.39...Precharge circuit, 4o...Equalize circuit, A...・・・
・One end, B...Other end, EQI, EQ2...
...Control signal, NSL, PSL...Latch node, Veq...Reference potential.

Claims (1)

【特許請求の範囲】 １、ビット線対にそれぞれ接続された複数のメモリセル
と、前記ビット線対に接続され前記メモリセルの情報を
検出して増幅するセンスアンプ回路と、前記ビット線対
に接続され制御信号に基づき前記ビット線対を基準電位
にプリチャージするプリチャージ回路とを備えた半導体
記憶装置において、 前記プリチャージ回路から所定距離隔てて前記ビット線
対に接続され前記プリチャージ回路に同期して前記ビッ
ト線対の電位を等化するイコライズ回路を設けたことを
特徴とする半導体記憶装置。 ２、前記イコライズ回路は制御信号に基づき前記ビット
線対間を短絡する回路構成にし、この少なくとも１個の
イコライズ回路と前記プリチャージ回路とを前記ビット
線対の両端付近に接続した請求項１記載の半導体記憶装
置。[Claims] 1. A plurality of memory cells each connected to a bit line pair, a sense amplifier circuit connected to the bit line pair and detecting and amplifying information of the memory cell, and a sense amplifier circuit connected to the bit line pair and detecting and amplifying information of the memory cell. A semiconductor memory device comprising: a precharge circuit connected to the bit line pair and precharging the bit line pair to a reference potential based on a control signal; A semiconductor memory device characterized in that an equalization circuit is provided for synchronously equalizing the potentials of the bit line pair. 2. The equalizing circuit has a circuit configuration that shorts the bit line pair based on a control signal, and the at least one equalizing circuit and the precharge circuit are connected near both ends of the bit line pair. semiconductor storage device.