JP2004164843A - Semiconductor memory device - Google Patents
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Abstract
Description
本発明は、ダイナミック型ＲＡＭ（ＤＲＡＭ）セルを集積・配置した半導体記憶装置に係り、特にＰ形ＭＯＳトランジスタを利用することにより低消費電力化、センスアンプの動作マージンの拡大及び高速動作、トランジスタの高信頼性及び高電流駆動能力化を実現する半導体記憶装置に関する。 The present invention relates to a semiconductor memory device in which dynamic RAM (DRAM) cells are integrated and arranged, and in particular, reduces power consumption by using a P-type MOS transistor, expands an operation margin of a sense amplifier, and operates at a high speed. The present invention relates to a semiconductor memory device that achieves high reliability and high current driving capability.
近年の携帯可能な機器の需要の増加に伴い、半導体装置を搭載する機器の小形化が要求されている。そのために搭載する半導体装置は高集積化され、バッテリーによる使用時間の延長のために低消費電力化が求められている。 2. Description of the Related Art With an increase in demand for portable devices in recent years, miniaturization of devices on which semiconductor devices are mounted has been demanded. For this purpose, the semiconductor devices mounted are highly integrated, and low power consumption is required to extend the use time of the battery.
これらの半導体記憶装置のうち、ＤＲＡＭ等の半導体記憶装置は、構成するメモリセルが比較的簡素な構造であるため、高集積化が実現されている。この高集積化に伴い、パターンや素子が微細化し、耐圧等が低下しており、信頼性確保や低消費電力化を実現するために、駆動に使用される電源電圧もスケーリング則に従って低電圧化する必要がある。 Among these semiconductor storage devices, a semiconductor storage device such as a DRAM has a relatively simple structure of memory cells, and thus achieves high integration. Due to this high integration, patterns and elements have become finer and the withstand voltage and the like have been reduced. In order to ensure reliability and reduce power consumption, the power supply voltage used for driving has also been reduced according to the scaling rule. There is a need to.
例えば、１６MbitＤＲＡＭにおいては、従来から使用している電源電圧Ｖcc＝５ＶからＶcc＝３．３Ｖへの移行が図られており、さらに２５６MbitＤＲＡＭでは、供給される電源電圧がＶcc＝２．５Ｖになるものと想定されている。 For example, in the case of a 16 Mbit DRAM, the power supply voltage Vcc = 5 V, which has been conventionally used, is shifted to Vcc = 3.3 V, and in the case of a 256 Mbit DRAM, the supplied power supply voltage becomes Vcc = 2.5 V. It is assumed that
さらに、最小加工寸法としてパターンが０．１５μm程度が必要と予想される１GbitＤＲＡＭに至っては、Ｖcc＝１．８Ｖ程度まで低電源電圧化するものと予測されている。 Further, in a 1 Gbit DRAM expected to require a pattern of about 0.15 μm as a minimum processing dimension, the power supply voltage is expected to be reduced to about Vcc = 1.8 V.
これらのＤＲＡＭは、メモリセルにデータとして格納されている信号電荷量が微少であるため、これを検知・増幅して外部に読み出すためには、高感度のビット線センスアンプが必要となる。このビット線センスアンプが検知・増幅すべきメモリセルからの読み出し信号量が電源電圧比に比例するため、前述した様に電源電圧がスケーリングされて低下した場合、読み出し信号量もそれに比例して減少する。 In these DRAMs, since the amount of signal charges stored as data in the memory cells is very small, a high-sensitivity bit line sense amplifier is required to detect, amplify, and read out the signals. Since the read signal amount from the memory cell to be detected and amplified by the bit line sense amplifier is proportional to the power supply voltage ratio, if the power supply voltage is scaled down as described above, the read signal amount also decreases in proportion thereto. I do.
一般的に、このビット線センスアンプは、２組のＮＭＯＳトランジスタ（以下、ＭＯＳをＮ形と称する）をクロスカップル接続して構成するＮ形センスアンプと２組のＰＭＯＳトランジスタ（以下、ＰＭＯＳをＰ形と称する）を同様にクロスカップル接続したＰ形センスアンプから構成されたダイナミック型の差動増幅回路が用いられている。 Generally, this bit line sense amplifier includes an N-type sense amplifier configured by cross-connecting two sets of NMOS transistors (hereinafter, MOS is referred to as N-type) and two sets of PMOS transistors (hereinafter, PMOS is referred to as PMOS). A dynamic differential amplifying circuit composed of a P-type sense amplifier which is similarly cross-coupled to each other is used.
また図２８に示すように、センスアンプへの入力端子となるビット線のプリチャージ電圧としては、電源電圧の１／２であるＶcc／２プリチャージ方式が多用されている。 As shown in FIG. 28, as a precharge voltage of a bit line serving as an input terminal to a sense amplifier, a Vcc / 2 precharge method which is 1/2 of a power supply voltage is frequently used.
このＶcc／２プリチャージ方式を簡単に説明すると、外部制御信号ＲＡＳBar（以下、Barは、反転信号の￣を意味する）が、”Ｈ”レベルにあるプリチャージサイクルにおいて、ビット線対をＶcc／２にプリチャージするものである。このＲＡＳBar信号が”Ｈ”から”Ｌ”レベルに遷移し、ＤＲＡＭが読み書きが可能な状態（アクティブモード）の状態に入ると、ビット線プリチャージ／イコライズ回路が遮断されて、Ｖcc／２にプリチャージされたビット線はフローティングとなり、外部人カアドレスにより選択されたワード線ＷＬが駆動され、メモリセルからデータがビット線へ読み出される。 The Vcc / 2 precharge system will be briefly described. In a precharge cycle in which an external control signal RASBar (hereinafter, Bar means an inverted signal ￣) is at “H” level, a bit line pair is set to Vcc / precharge. 2 is precharged. When this RASBar signal transitions from "H" to "L" level and the DRAM enters a readable / writable state (active mode), the bit line precharge / equalize circuit is cut off, and the bit line precharge / equalize circuit is pre-charged to Vcc / 2. The charged bit line becomes floating, the word line WL selected by the external address is driven, and data is read from the memory cell to the bit line.
次にビット線センスアンプが活性化されて、ビット線に読み出された微小な信号が検知・増幅される。 Next, the bit line sense amplifier is activated, and a minute signal read to the bit line is detected and amplified.
より具体的には、ビット線対の”Ｌ”レベル側は前述したＮ形センスアンプにより接地電圧（Ｖss）まで放電され、一方ビット線対の”Ｈ”レベル側はＰ形センスアンプにより電源電圧（Ｖcc）まで充電される。読み出し動作が完了するとビット線はイコライズされて、再度Ｖcc／２の電圧にプリチャージされる。 More specifically, the "L" level side of the bit line pair is discharged to the ground voltage (Vss) by the above-mentioned N-type sense amplifier, while the "H" level side of the bit line pair is supplied to the power supply voltage by the P-type sense amplifier. (Vcc). When the read operation is completed, the bit lines are equalized and precharged again to the voltage of Vcc / 2.
前述したＤＲＡＭ等の半導体記憶装置の低電源電圧化は、従来からビット線電圧振幅を小振幅化することで、ビット線充放電電流を減少させて実現する方法が提案されている。 Conventionally, a method of reducing the power supply voltage of a semiconductor memory device such as a DRAM by reducing the bit line voltage amplitude by reducing the bit line voltage amplitude has been proposed.
しかしながら、ビット線電圧振幅を小振幅化させた場合、フリップフロップ形センスアンプを構成するトランジスタのゲート−ソース間の電圧差が小さくなってしまう為、センスアンプトランジスタの動作速度の低下が問題となっていた。Gbit規模の記憶容量を持つ半導体記憶装置においては、電源電圧Ｖccが１．８Ｖ以下と非常に小さくなるため、センスアンプトランジスタのゲート−ソース間にセンスアンプトランジスタの動作に必要な、即ちセンスアンプトランジスタの閾電圧以上のゲート−ソース間電圧が得られず、センス動作が行われないという間題点があった。 However, when the amplitude of the bit line voltage is reduced, the voltage difference between the gate and the source of the transistor constituting the flip-flop type sense amplifier becomes small, so that the operation speed of the sense amplifier transistor is reduced. I was In a semiconductor memory device having a Gbit-scale storage capacity, the power supply voltage Vcc is extremely low at 1.8 V or less, so that it is necessary for the operation of the sense amplifier transistor between the gate and the source of the sense amplifier transistor, that is, the sense amplifier transistor. However, there is a problem that a gate-source voltage higher than the threshold voltage is not obtained and the sensing operation is not performed.
つまり、前述したようなＶcc／２プリチャージ方式を用いたＤＲＡＭの場合、電源電圧の低電圧化により、センスアンプ動作時において、センスアンプを構成するトランジスタに印加されるゲート−ソース間電圧（Ｖcc／２）自体も必然的に降下してしまい、その結果、センス動作時間が大幅に遅れるか、あるいは、センス動作不能になる危険性がある。 That is, in the case of the DRAM using the Vcc / 2 precharge method as described above, the gate-source voltage (Vcc) applied to the transistors constituting the sense amplifier during the operation of the sense amplifier due to the lowering of the power supply voltage. / 2) itself inevitably drops, and as a result, there is a risk that the sensing operation time will be significantly delayed or the sensing operation will be disabled.
電源電圧をＶcc＝１．８Ｖとした場合を例にすると、センスアンプトランジスタのゲート−ソース間には、Ｖcc＝０．９Ｖしか印加されないことになる。また実際には、センスアンプトランジスタの共通ソース配線の抵抗による電圧降下が発生し、特に初期センス時においては、この値はさらに小さくなることが予想される。 Taking the case where the power supply voltage is Vcc = 1.8 V as an example, only Vcc = 0.9 V is applied between the gate and the source of the sense amplifier transistor. In practice, a voltage drop occurs due to the resistance of the common source line of the sense amplifier transistor, and it is expected that this value will be further reduced particularly at the time of initial sensing.
一方で、センスアンプトランジスタの閾値電圧の絶対値｜Ｖth｜（但し、Ｎ形 センスアンプでは正電圧、Ｐ形センスアンプでは負電圧である）は、閾値バラツキやカットオフ特性を保証するために、０．３Ｖ〜０．５Ｖ程度が最低限度である。 On the other hand, the absolute value | Vth | of the threshold voltage of the sense amplifier transistor (however, a positive voltage for an N-type sense amplifier and a negative voltage for a P-type sense amplifier) is used to guarantee threshold variation and cutoff characteristics. The lowest limit is about 0.3 V to 0.5 V.
さらに、初期センス時においては、センスアンプトランジスタのバックゲート効果とあいまって実質的な｜Ｖth｜はさらに上昇している。そのため、初期センス時におけるセンスアンプトランジスタのゲート−ソース間電圧と閾値電圧が極めて近くなり、初期センスが大幅に遅れ、ＤＲＡＭの高速動作に対して大きな問題となる。 Further, at the time of initial sensing, the substantial | Vth | is further increased due to the back gate effect of the sense amplifier transistor. Therefore, the gate-source voltage of the sense amplifier transistor and the threshold voltage at the time of initial sensing are extremely close to each other, and the initial sensing is greatly delayed, which is a serious problem for the high-speed operation of the DRAM.
また、ＤＲＡＭで使用されているトランジスタの中では、メモリセルトランジスタのゲート電極に最も高い電圧（昇圧電位）が印加される。これは、”Ｈ”レベルをメモリセルに書き込む必要が有るためであり、その際に必要となるゲート電圧は、ＶＢＬＨ＋Ｖth’で表される。ここで、ＶＢＬＨは、”Ｈ”レベルの電位であり、Ｖth’は、メモリセルトランジスタのバックゲート（基板）に負電位が印加され、且つソース電位がＶＢＬＨの場合のメモリセルトランジスタの閾値電圧である。 Further, among the transistors used in the DRAM, the highest voltage (boosted potential) is applied to the gate electrode of the memory cell transistor. This is because it is necessary to write the "H" level to the memory cell, and the gate voltage required at that time is represented by VBLH + Vth '. Here, VBLH is an “H” level potential, and Vth ′ is a threshold voltage of the memory cell transistor when a negative potential is applied to the back gate (substrate) of the memory cell transistor and the source potential is VBLH. is there.
メモリセルキャパシタに蓄積される電荷を最大にするために、一般的にＶＢＬＨは、チップ内部の電源電圧（Ｖdd）と等しくされる。 To maximize the charge stored in the memory cell capacitor, VBLH is generally set equal to the power supply voltage (Vdd) inside the chip.
一般的には、製造コスト低減のために、トランジスタのゲート酸化膜は、チップ内の全てのトランジスタで同一の厚さのものが使用されているため、ゲート電極に昇圧電位が印加されないトランジスタまでもがメモリセルトランジスタと
同じ厚いゲート酸化膜を使用せざるを得ず、そのためにＤＲＡＭで使用されるトランジスタは、論理半導体などのトランジスタと比べて、電流駆動能力などの性能が低いものとなるという問題点があった。
Generally, in order to reduce the manufacturing cost, the gate oxide film of the transistor has the same thickness for all the transistors in the chip. Is forced to use the same thick gate oxide film as memory cell transistors, which causes transistors used in DRAMs to have lower performance, such as current drive capability, than transistors such as logic semiconductors. There was a point.
ゲート酸化膜厚を薄くしてトランジスタの性能を向上させるためには、昇圧電位を低下させてメモリセルトランジスタのゲート酸化膜に印加される電圧を低減すればよいのであるが、その場合にはチップ内部の電源電圧が低く成らざるを得ず、一般的な１／２Ｖddプリチャージ方式の場合には、センスアンプを構成するトランジスタのゲート−ソース間には、最大でも１／２Ｖddしか印加されないため、センスアンプが動作しなくなるなどの問題点があった。 In order to improve the performance of the transistor by reducing the gate oxide film thickness, it is necessary to lower the boosted potential to reduce the voltage applied to the gate oxide film of the memory cell transistor. The internal power supply voltage must be low, and in the case of a general 1/2 Vdd precharge method, since at most 1/2 Vdd is applied between the gate and the source of the transistor constituting the sense amplifier, There has been a problem that the sense amplifier does not operate.
また、一般的にイコライズ回路は、ビット線対やデータ線対やセンスアンプ駆動線等にそれぞれ設置される。例えば、ビット線イコライズ回路を例とすると、図２９に示すように、従来は全てＮ形トランジスタで構成されていた。 In general, equalizing circuits are provided for bit line pairs, data line pairs, sense amplifier drive lines, and the like. For example, if a bit line equalizing circuit is taken as an example, as shown in FIG. 29, conventionally, all have been constituted by N-type transistors.
近年における半導体メモリは、大容量化が図られるため、製造時に発生した不良メモリセルの救済を行うリタンダンシ技術は必須となっているが、救済を行った場合にもその不良箇所がなくなるわけではない。 In recent years, a semiconductor memory has been required to have a large capacity. Therefore, a redundancy technique for relieving a defective memory cell generated at the time of manufacturing is indispensable. However, even when the remedy is performed, the defective portion is not eliminated. .
例えば、図３０に示すようなビット線とワード線の短絡不良が発生した場合、メモリセルはリタンダンシ技術によって置き換え（救済）が行われるが、前述したように不良箇所はあくまでも残るため、イコライズ回路の動作時には、図中の点線で示すように、ＶＢＬ→ＰＲＣＨ→ビット線→ワード線→ローデコーダという経路で貫通電流が流れる。 For example, when a short-circuit failure between a bit line and a word line as shown in FIG. 30 occurs, the memory cell is replaced (relieved) by the redundancy technique. During operation, a through current flows through a route of VBL → PRCH → bit line → word line → row decoder as shown by a dotted line in the figure.
この貫通電流が大きな場合や、ビット線とワード線の短絡不良の箇所が多い場合には、リタンダンシ技術によってメモリセルの救済が可能であるにもかかわらず、消費電流が規格範囲よりも大きくなってしまうため、そのチップは”不良品”となってしまう。 If the through current is large or if there are many short-circuit failures between the bit line and the word line, the current consumption will be larger than the standard range, although the memory cell can be rescued by the redundancy technology. Therefore, the chip becomes a "defective product".
この貫通電流を抑えるために、図３１に示すような電流制限回路をプリチャージ回路とプリチャージ電位供給線の間に挿入することが提案されている。この電流制限回路は、Ｐ形トランジスタで組成することが望ましいが、その場合には、（１）イコライズ／プリチャージ回路部分とのウエル分離が必要であるため、センスアンプ面積が増大する、（２）プリチャージ回路と電流制限回路を接続する配線が必要となる、という問題点があった。 In order to suppress this through current, it has been proposed to insert a current limiting circuit as shown in FIG. 31 between the precharge circuit and the precharge potential supply line. This current limiting circuit is desirably composed of a P-type transistor. In this case, (1) the well must be separated from the equalizing / precharge circuit portion, so that the area of the sense amplifier increases. There is a problem that wiring for connecting the precharge circuit and the current limiting circuit is required.
そこで本発明は、センスアンプ部のビット線振幅をメモリセルアレイ部のビット線振幅よりも大きくし、センスアンプ部のビット線のプリチャージ電圧とメモリセルアレイ部のビット線のプリチャージ電圧を異なる電圧にして、高速なセンス動作及びセンスマージンの拡大が実現する半導体記憶装置を提供することを目的とする。 Therefore, according to the present invention, the bit line amplitude of the sense amplifier unit is made larger than the bit line amplitude of the memory cell array unit, and the precharge voltage of the bit line of the sense amplifier unit and the precharge voltage of the bit line of the memory cell array unit are set to different voltages. Accordingly, it is an object of the present invention to provide a semiconductor memory device capable of realizing a high-speed sensing operation and expanding a sensing margin.
本発明は上記目的を達成するために、データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し、前記相補線対を成す第１の信号線と第２の信号線と、前記第１の信号線と前記第２の信号線にそれぞれプリチャージ電位を供給するプリチャージ電位供給線と、前記第１の信号線と前記第２の信号線との間に設置されたイコライズ回路と、前記第１の信号線と前記プリチャージ電位供給線との間に設置された第１のプリチャージ回路と、前記第２の信号線と前記プリチャージ電位供給線との間に設置された第２のプリチャージ回路と、を具備し、同一カラム内で前記第１のイコライズ回路を構成するトランジスタと、前記第１のプリチャージ回路を組成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタのうち、少なくとも１つ以上がＰ形トランジスタから成る半導体記憶装置を提供する。 In order to achieve the above object, the present invention has a memory cell array section in which a plurality of memory cells capable of electrically recording and reading data are arranged, and a complementary line pair is formed by being connected to each memory cell. A first signal line and a second signal line forming a pair of complementary lines, a precharge potential supply line for supplying a precharge potential to the first signal line and the second signal line, respectively, An equalizing circuit provided between a signal line and the second signal line; a first precharge circuit provided between the first signal line and the precharge potential supply line; A second precharge circuit provided between the second signal line and the precharge potential supply line, and a transistor constituting the first equalize circuit in the same column; Precharge circuit group A transistor for, among the transistors constituting the second precharge circuit, at least one or more to provide a semiconductor memory device comprising a P-type transistor.
以上のような構成の半導体記憶装置により、センスアンプ部のビット線振幅をメモリセルアレイ部のビット線振幅よりも大きくすることで、さらに、センスアンプ部のビット線のプリチャージ電圧とメモリセルアレイ部のビット線のプリチャージ電圧を異なる電圧とすることで、高速なセンス動作、センスマージンの拡大が実現され、低電源電圧化に際しても、従来よりも低い電源電圧でも確実なセンス動作が可能となる。 With the semiconductor memory device having the above configuration, the bit line amplitude of the sense amplifier section is made larger than the bit line amplitude of the memory cell array section, so that the precharge voltage of the bit line of the sense amplifier section and the memory cell array section are further increased. By changing the precharge voltage of the bit line to a different voltage, a high-speed sensing operation and an expanded sense margin are realized, and even when the power supply voltage is reduced, a reliable sensing operation can be performed even at a lower power supply voltage than before.
さらに閾値変動補償手段及びＰ形転送ゲート駆動手段からなる定電圧発生手段により、Ｐ形転送ゲート及びメモリセルトランジスタの閾値電圧の製造時の特性や閾値の違い対しても、メモリセルアレイ部とセンスアンプ部のビット線対間に電圧差が生じるように補償を行い、メモリセルのデータ保持特性の劣化を回避させる。 Furthermore, the memory cell array unit and the sense amplifier are provided with a constant voltage generating means comprising a threshold variation compensating means and a P-type transfer gate driving means, even if the threshold voltage of the P-type transfer gate and the memory cell transistor are different in the characteristics at the time of manufacture or the difference in the threshold value. Compensation is performed so that a voltage difference occurs between the bit line pairs of the memory cells, thereby avoiding deterioration of the data retention characteristics of the memory cells.
本発明によれば、センスアンプ部のビット線振幅をメモリセルアレイ部のビット線振幅よりも大きくし、センスアンプ部のビット線のプリチャージ電圧とメモリセルアレイ部のビット線のプリチャージ電圧を異なる電圧にして、高速なセンス動作及びセンスマージンの拡大が実現する半導体記憶装置を提供することができる。 According to the present invention, the bit line amplitude of the sense amplifier unit is made larger than the bit line amplitude of the memory cell array unit, and the precharge voltage of the bit line of the sense amplifier unit and the precharge voltage of the bit line of the memory cell array unit are set to different voltages. Thus, it is possible to provide a semiconductor memory device that realizes a high-speed sensing operation and an enlarged sensing margin.
以下、図面を参照して本発明の実施形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本発明の半導体記憶装置は、図１に示すようなブロック構成のダイナミック型ＲＡＭ（ＤＲＡＭ）に適用される。 The semiconductor memory device of the present invention is applied to a dynamic RAM (DRAM) having a block configuration as shown in FIG.
これらの構成において、メモリセルアレイ部１の対を成す相補線となるビット線ＢＬ１，ＢＬ１Bar，ＢＬ２，ＢＬ２Bar（以下、Barは、反転信号の￣を意味する）の電圧振幅を電源電圧Ｖccの範囲よりも小さくすることで、低消費電力化を実現する。且つセンスアンプ部２のビット線間の電圧振幅をメモりセルアレイ部１のビット線の電圧振幅よりも大きくし、さらにセンスアンプ部２のビット線のプリチャージ電圧とメモリセルアレイ部１のビット線のプリチャージ電圧を異なる電圧とすることにより、センスアンプを構成するトランジスタのゲート−ソースの間の電圧差を大きくとり、それによってメモリセルアレイ部１のビット線の電圧振幅が小さい場合においても、高速かつ確実なセンスアンプ動作を実現するものである。
In these configurations, the voltage amplitudes of bit lines BL1, BL1Bar, BL2, BL2Bar (hereinafter, Bar means 反 転 of the inverted signal), which are complementary lines forming a pair of the memory
また、センスアンプ部２をＰＭＯＳトランジスタ（以下、ＰＭＯＳをＰ形と称する）で構成されたＰ形転送ゲート３を通じて、メモリセルアレイ部１に接続することにより、新たに回路を付加することなく、センスアンプ部２での大きなビット線電圧振幅をメモリセルアレイ部１での小さなビット線振幅に変換することを可能とする。
Further, by connecting the
後述する実施形態において、Ｐ形トランジスタで構成されたＰ形センスアンプと、ＮＭＯＳトランジスタ（以下、ＮＭＯＳをＮ形と称する）で構成されたＮ形センスアンプとを、Ｎ形トランジスタで構成されたＮ形転送ゲート及び、Ｐ形転送ゲートを通じて、メモリセルアレイ部と接続することにより同様に作用効果が得られる。 In an embodiment to be described later, a P-type sense amplifier composed of P-type transistors and an N-type sense amplifier composed of NMOS transistors (hereinafter, NMOS is referred to as N-type) are replaced with N-type transistors composed of N-type transistors. The same effect can be obtained by connecting to the memory cell array section through the P-type transfer gate and the P-type transfer gate.
その他通常のカラムセレクタ４と、ビット線イコライザ５と、カラムデコーダ６と、ロウデコーダ７等とが設けられる。
In addition, a normal column selector 4, a bit line equalizer 5, a
図２は本発明の第１の実施形態として、ＤＲＡＭにおけるメモリセルアレイ部及びセンスアンプ部の等価回路を示す。ここでは、図１に示したうちの特徴的な構成のみを示し、その動作をわかり易く説明する。 FIG. 2 shows an equivalent circuit of a memory cell array section and a sense amplifier section in a DRAM as a first embodiment of the present invention. Here, only the characteristic configuration shown in FIG. 1 is shown, and its operation will be described in an easily understandable manner.
この回路構成において、メモリセルアレイ部１１は、ビット線対ＢＬ，ＢＬBarによりＰ形転送ゲート１２，１３を介して、それぞれセンスアンプ部１４に接続される。
In this circuit configuration, the memory
前記メモリセルアレイ部１１において、例えば、複数のメモリセルが２次元的に配置されており、そのうちの代表的に示すメモリセル１５，１６のロウ方向にワード線ＷＬ0，ＷＬ1が接続され、これと直交するカラム方向にビット線対ＢＬ(Array)，ＢＬ(Array)Barが接続され、これらの一端にＰ形転送ゲート１２，１３が接続される。これらのＰ形転送ゲート１２，１３は、後述する転送ゲート制御線１９に入力される制御信号φTにより駆動される。尚、以下に述べる各実施形態においても、メモリセルアレイ部は、複数のメモリセルからなるが説明の簡略化のために、代表的なメモリセルのみを示し説明する。
In the memory
また、センスアンプ部１４は、Ｎ形トランジスタ対からなるＮ形センスアンプ１７と、Ｐ形トランジスタからなるＰ形センスアンプ１８とがクロスカップル接続して構成され、それぞれのセンスアンプのトランジスタのゲートの一方がビット線ＢＬ(S/A)に，他方がＢＬ(S/A)Barに接続される。また、Ｎ形センスアンプ１７は、ロウ方向にＮ形センスアンプ駆動線ＳＡＮBarと接続され、Ｐ形センスアンプ１８は、ロウ方向にＰ形センスアンプ駆動線ＳＡＰと接続される。
The
この構成において、センス動作が行われ、センスアンプ部のビット線ＢＬ(S/A)とＢＬ(S/A)Barの電圧が、それぞれＶＢＬＨ（Bit-Line Voltage High)とＶＢＬＬ（Bit-Line Voltage Low)になった場合を考えると、ビット線ＢＬ(Array)とＢＬ(Array)Barは、それぞれＰ形転送ゲート１２，１３を通じて、それぞれビット線ＢＬ(S/A)とＢＬ(S/A)Barに接続されているため、Ｐ形トランジスタのいわゆる、閾値落ち効果によって、ＢＬ(Array)の電圧はＶＢＬＨ（電源電圧Ｖccと同等）に、ＢＬ(Array)Barの電圧は、ＶＢＬＬ＋｜Ｖthp｜になる。ここでＶthpは、転送ゲートを構成するＰ形トランジスタの閾値電圧である。
In this configuration, the sensing operation is performed, and the voltages of the bit lines BL (S / A) and BL (S / A) Bar of the sense amplifier unit are VBLH (Bit-Line Voltage High) and VBLL (Bit-Line Voltage), respectively. In this case, the bit lines BL (Array) and BL (Array) Bar are respectively connected to the bit lines BL (S / A) and BL (S / A) through the P-
これらのセンス／リストア動作について、図３に示すメモリセルアレイ部のビット線の電圧波形とセンスアンプ部のビット線の電圧波形を参照して、詳細に説明する。 These sense / restore operations will be described in detail with reference to the bit line voltage waveform of the memory cell array section and the bit line voltage waveform of the sense amplifier section shown in FIG.
ここで、図３に示す各電圧レベルは、ワード線ＷＬのＨighレベルである昇圧電圧Ｖpp、電源電圧Ｖcc、ビット線のプリチャージ電圧ＶＢＬ、ＧＮＤ電圧Ｖss、メモリセルアレイ部のＬowレベルのビット線電圧ＶＢＬＬ、Ｈighレベルのビット線電圧ＶＢＬＨ、及びＰ形トランジスタから成る転送ゲートの閾値電圧Ｖthpをそれぞれ表している。 Here, the voltage levels shown in FIG. 3 are the boosted voltage Vpp, which is the High level of the word line WL, the power supply voltage Vcc, the precharge voltage VBL of the bit line, the GND voltage Vss, and the low-level bit line voltage of the memory cell array unit. VBLL, a high-level bit line voltage VBLH, and a threshold voltage Vthp of a transfer gate composed of a P-type transistor are shown, respectively.
また、各電圧波形としては、ワード線ＷＬの電圧波形と、メモリセルアレイ部のビット線ＢＬ(Array)の電圧波形と、前記ビット線ＢＬ(Array)と対を成すメモリセルアレイ部のビット線ＢＬ(Array)Barの電圧波形と、センスアンプ部のビット線ＢＬ(S/A)の電圧波形と、ビット線ＢＬ(S/A)と対を成すセンスアンプ部のビット線ＢＬ(S/A)Barの電圧波形を表す。 Further, as each voltage waveform, a voltage waveform of the word line WL, a voltage waveform of the bit line BL (Array) of the memory cell array section, and a bit line BL (of the memory cell array section paired with the bit line BL (Array)) Array) Bar voltage waveform, sense amplifier bit line BL (S / A) voltage waveform, and sense amplifier bit line BL (S / A) Bar paired with bit line BL (S / A) FIG.
このセンス／リストア動作が行われる前の初期状態、即ちプリチャージ期間においては、メモリセルアレイ部１１とセンスアンプ部１４に接続される各ビット線（ＢＬ(Array)，ＢＬ(Array)，ＢＬ(S/A)，ＢＬ(S/A)Bar）の電圧と、センスアンプ駆動線（ＳＡＮBar，ＳＡＰ）の電圧は、共にビット線プリチャージ電圧ＶＢＬにプリチャージされている。
In an initial state before the sense / restore operation is performed, that is, in a precharge period, each bit line (BL (Array), BL (Array), BL (S) connected to the memory
また、ワード線ＷＬ0，ＷＬ1の電圧はＧＮＤ電圧Ｖssに設定され、また転送ゲート制御線１９は、非活性化されている。
Further, the voltages of the word lines WL0 and WL1 are set to the GND voltage Vss, and the transfer
まず、転送ゲート制御線１９が活性化され、次にワード線ＷＬ0，ＷＬ1の電圧がＶssからＶppに活性化され、それぞれメモリセル１５，１６内の情報がビット線に転送される。
First, the transfer
その後、Ｎ形センスアンプ駆動線ＳＡＮBarの電圧がＶss、Ｐ形センスアンプ駆動線ＳＡＰの電圧がＶccに変化し、センス動作が開始される。それによりセンスアンプ部のビット線の電圧は、Ｖss／Ｖccにセンスされる。ここで、ビット線ＢＬ(Aray)の電圧がＶccに、ビット線ＢＬ(Array)Barの電圧がＶssにセンスされるものと仮定する。 Thereafter, the voltage of the N-type sense amplifier drive line SANBar changes to Vss, the voltage of the P-type sense amplifier drive line SAP changes to Vcc, and the sensing operation starts. As a result, the voltage of the bit line of the sense amplifier is sensed at Vss / Vcc. Here, it is assumed that the voltage of the bit line BL (Aray) is sensed at Vcc and the voltage of the bit line BL (Array) Bar is sensed at Vss.
この時、センスアンプ部１４のビット線ＢＬ(S/A)，ＢＬ(S/A)Barの電圧は、Ｐ形転送ゲート１２，１３を介して、メモリセルアレイ部１１のビット線ＢＬ(Aray)，ＢＬ(Array)Barに転送されるが、Ｐ形転送ゲート１２，１３がＰ形トランジスタで構成されるため、ビット線ＢＬ(S/A)BarのＶssの電圧は、そのままビット線ＢＬ(Array)には転送されない。実際のビット線ＢＬ(Array)Barの電圧は、Ｖssに転送ゲートの閾値電圧Ｖthpだけ足された高い電圧になる。但し、ビット線ＢＬ(S/A)のＶccの電圧は、そのままビット線ＢＬ(Array)に転送される。その後、ワード線が非活性化され、センス／リストア動作が終了する。
At this time, the voltages of the bit lines BL (S / A) and BL (S / A) Bar of the
また、データの書き込み動作は、従来のＤＲＡＭと同様にセンスアンプが活性化されている間に書き込む情報をカラムセレククを介して転送することで行われる。センス動作時において、Ｎ形センスアンプを構成するトランジスタのゲート−ソース間に加わる電圧差について考えると、一般的なＶcc／２プリチャージのＤＲＡＭでは、Ｎ形センスアンプを構成するトランジスタのゲート−ソース間には、
Ｖgs＝ＶＢＬ−ＶＢＬＬ
の電圧差が動作時に印加されていたが、本発明においては、
Ｖgs＝ＶＢＬ−（ＶＢＬＬ−Ｖthp）
となり、従来に比べて、転送ゲートのＰ形トランジスタの閾値電圧だけ電圧差が生じる。
Further, the data write operation is performed by transferring information to be written while the sense amplifier is activated through a column select, similarly to the conventional DRAM. Considering the voltage difference applied between the gate and source of the transistor constituting the N-type sense amplifier during the sensing operation, in a general Vcc / 2 precharge DRAM, the gate-source of the transistor constituting the N-type sense amplifier is considered. In the meantime,
Vgs = VBL-VBLL
Was applied during operation, but in the present invention,
Vgs = VBL- (VBLL-Vthp)
Thus, a voltage difference occurs by the threshold voltage of the P-type transistor of the transfer gate as compared with the related art.
つまり、転送ゲート１９を構成するＰ形トランジスタの閾値電圧Ｖthp分だけ、メモリセルアレイ部１１とセンスアンプ部１４との間で低い電圧側に電圧差が発生するため、高い電圧（電源電圧Ｖcc）側をさらに低くしても、常に閾値電圧Ｖthp分の電圧差が確保され、確実なセンス／リストア動作が可能である。そのため、従来の電源電圧よりも低い電源電圧を用いることができる。
In other words, a voltage difference occurs between the memory
これにより従来よりも高速なセンス動作が行われ、従来よりも低い電源電圧での書き込み読み出し動作が可能になる。また、転送ゲート制御線の活性化のタイミングは、ワード線の活性化の直前でなく、センスアンプ駆動線の活性化の直前であってもかまわない。 As a result, the sensing operation is performed at a higher speed than in the related art, and the writing and reading operation can be performed at a power supply voltage lower than the related art. Further, the timing of activating the transfer gate control line may not be immediately before the activation of the word line but may be immediately before the activation of the sense amplifier drive line.
以上、説明したように、本実施形態によれば、何ら特別な回路を付加しなくとも、センスアンプ部での大きなビット線の電圧振幅をメモリセルアレイ部での小さなビット線電圧振幅に変換することが可能となる。 As described above, according to the present embodiment, it is possible to convert a large bit line voltage amplitude in a sense amplifier into a small bit line voltage amplitude in a memory cell array without adding any special circuit. Becomes possible.
また、図２に示されたＰ形ＭＯＳトランジスタ１２，１３、及びＰ形センスアンプ１８は、同じウエル内で形成することが可能である。従って、Ｐ形ＭＯＳトランジスタ１２、１３を付加しても大幅な平面積の増大にはならない。
Further, the P-
また、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Further, in the present embodiment, since the raising of the threshold value is positively used, it is not necessary to use a boosted voltage as the control signal φT, and a normal power supply voltage can be used.
次に本発明の半導体記憶装置をシェアードセンスアンプ方式に適用した第２の実施形態について説明する。 Next, a second embodiment in which the semiconductor memory device of the present invention is applied to a shared sense amplifier system will be described.
前述した第１の実施形態は、図２に示す１つのセンスアンプ部と１つのメモリセルアレイ部が対応した等価回路を一例として説明したが、本実施形態では、図４に示すようなシェアードセンスアンプ方式においても、同等の作用、効果が得られる。 In the first embodiment described above, an equivalent circuit in which one sense amplifier unit and one memory cell array unit shown in FIG. 2 correspond is described as an example. In the present embodiment, a shared sense amplifier as shown in FIG. In the system, the same operation and effect can be obtained.
図４に示す半導体記憶装置の概略的な等価回路は、特徴的な部分のみを示しており、中央には位置される１つのセンスアンプ部２１を２つのメモリセルアレイ部２２，２３で共有したシェアードセンスアンプ方式の構成例である。
The schematic equivalent circuit of the semiconductor memory device shown in FIG. 4 shows only a characteristic portion, and a shared sense circuit in which one
この構成において、メモリセルアレイ部２２は、複数のメモリセルが２次元的に配置されており、例えばメモリセル２４，２５には、ロウ方向にそれぞれワード線ＷＬ0A，ＷＬ1Aが接続され、カラム方向にビット線ＢＬ(Array)ＡとＢＬ(Array)ＡBarが接続される。
In this configuration, in the memory
同様に、メモリセルアレイ部２３においても、複数のメモリセルがマトリックス状に配置されており、例えばメモリセル２６，２７には、ロウ方向にそれぞれワード線ＷＬ0B，ＷＬ1Bが接続され、カラム方向にビット線ＢＬ(Array)とＢＬ(Array)Barが接続される。
Similarly, also in the memory
そして、センスアンプ部２１は、Ｎ形トランジスタ対からなるＮ形センスアンプ２８と、Ｐ形トランジスタからなるＰ形センスアンプ部２９とで構成され、それぞれのセンスアンプのトランジスタのゲートの一方がビット線ＢＬ(S/A)に，他方がビット線ＢＬ(S/A)Barに接続される。また、Ｎ形センスアンプ２８は、ロウ方向にＮ形センスアンプ駆動線ＳＡＮBarと接続され、Ｐ形センスアンプ２９は、ロウ方向にＰ形センスアンプ駆動線ＳＡＰと接続される。尚、簡略化のために図示していないが、実際のセンスアンプ部には、この他にビット線イコライザとカラムセレクタが設置される。
The
そして、前記センスアンプ部２１のビット線対ＢＬ(S/A)，ＢＬ(S/A)Barの各一端側と、メモリセルアレイ部２２のビット線ＢＬ(Array)Ａ，ＢＬ(Array)ＡBarとは、それぞれＰ形トランジスタからなるＰ形転送ゲート３０，３１を介して、接続される。また同様に、前記ビット線対ＢＬ(S/A)，ＢＬ(S/A)Barの各他端側と、メモリセルアレイ部２２のビット線ＢＬ(Array)Ａ，ＢＬ(Array)ＡBarとは、それぞれＰ形トランジスタからなるＰ形転送ゲート３４，３５を介して、接続される。
One end of the pair of bit lines BL (S / A) and BL (S / A) Bar of the
前記Ｐ形転送ゲート３０，３１は、転送ゲート制御線３４に接続され、入力する制御信号φTAにより駆動され、同様にＰ形転送ゲート３２，３３は、転送ゲート制御線３５に接続され、入力する制御信号φTBにより駆動される。尚、図示していないが、実際のセンスアンプ部２１には、この他にビット線イコライザとカラムセレククが設置される。
The P-
この様に構成された半導体記憶装置のセンス／リストア動作は、前述した図３に示すメモリセルアレイ部のビット線の電圧波形とセンスアンプ部のビット線の電圧波形と同等であり、同じ効果が得られ、且つ１つのセンスアンプ部を２つのメモリアレイ部が共有しているため、高集積化が容易に実現できる。 The sense / restore operation of the semiconductor memory device thus configured is equivalent to the voltage waveform of the bit line of the memory cell array section and the voltage waveform of the bit line of the sense amplifier section shown in FIG. In addition, since one memory cell unit shares one sense amplifier unit, high integration can be easily realized.
また、図４に示されたＰ形ＭＯＳトランジスタ３０〜３３、及びＰ形センスアンプ２９は、同じウエル内で形成することが可能である。従って、Ｐ形ＭＯＳトランジスタ３０〜３３を付加しても大幅な平面積の増大にはならない。
Further, the P-
また、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Further, in the present embodiment, since the raising of the threshold value is positively used, it is not necessary to use a boosted voltage as the control signal φT, and a normal power supply voltage can be used.
次に本発明による半導体記憶装置の第３の実施形態について説明する。 Next, a third embodiment of the semiconductor memory device according to the present invention will be described.
本実施形態は、前述した図２の構成において、図５に示すようなメモリセルアレイ部のビット線の電圧波形とセンスアンプ部のビット線の電圧波形とでプリチャージ電圧が異なるように設定された例である。この図５に示した各信号レベル及び各信号波形において、図３に記載した信号と同じ部位からの信号には、同じ参照符号を付す。ここで、φTは、転送ゲート制御線の電圧波形を表す。 In the present embodiment, the precharge voltage is set to be different between the voltage waveform of the bit line of the memory cell array unit and the voltage waveform of the bit line of the sense amplifier unit as shown in FIG. 5 in the configuration of FIG. It is an example. In each signal level and each signal waveform shown in FIG. 5, signals from the same parts as those shown in FIG. 3 are denoted by the same reference numerals. Here, φT represents the voltage waveform of the transfer gate control line.
本実施形態は、センス／リストア動作が行われる前のプリチャージ期間においては、メモリセルアレイ部１１に接続されるビット線ＢＬ(Array)，ＢＬ(Array)Bar側のプリチャージ電圧をセンスアンプ部のビット線ＢＬ(S/A)，ＢＬ(S/A)Bar側のプリチャージ電圧よりも高いＶcc電圧にプリチャージする。そして、ワード線ＷＬ0，ＷＬ1が活性化されて情報がメモリセルからメモリセルアレイ部のビット線に転送された後に、転送ゲート制御線１９を活性化する。
In the present embodiment, during the precharge period before the sense / restore operation is performed, the precharge voltage on the side of the bit lines BL (Array) and BL (Array) Bar connected to the memory
本実施形態において、センスアンプ部１４のビット線ＢＬ(S/A)，ＢＬ(S/A)Barに設定可能なプリチャージ電圧のＶＢＬ(S/A)の範囲は、
ＶＢＬ(Array)≦ＶＢＬ(S/A)≦Ｖcc
である。このような設定により、Ｎ形センスアンプのトランジスタのゲート−ソース間の電圧差が従来のよりも増大される。本実施形態では、図５に示すビット線ＶＢＬ(S/A)の電圧が最大とした場合、つまりＶＢＬ(S/A)＝Ｖccに設定した例を示している。
In the present embodiment, the range of the precharge voltage VBL (S / A) that can be set for the bit lines BL (S / A) and BL (S / A) Bar of the
VBL (Array) ≦ VBL (S / A) ≦ Vcc
It is. With such a setting, the voltage difference between the gate and the source of the transistor of the N-type sense amplifier is increased as compared with the conventional case. In the present embodiment, an example is shown in which the voltage of the bit line VBL (S / A) shown in FIG. 5 is maximized, that is, VBL (S / A) = Vcc.
このようなプリチャージ電圧にＶccとＶＢＬの電圧差を持たせたプリチャージ状態において、転送ゲート制御線１９が活性化されると、図５に示すようにビット線ＢＬ(S/A)，ＢＬ(S/A)Barのプリチャージ電圧Ｖccが下降し、ビット線ＢＬ(S/A)，ＢＬ(S/A)Barのプリチャージ電圧Ｖssが上昇する。これらの電圧が交差する電圧（ΔＶ）は、センスアンプ部ビット線のビット線容量とメモリセルアレイ部ビット線のビット線との容量比に応じて上昇する。
When the transfer
例えば、センスアンプ部のビット線容量をＣB(S/A)、メモリセルアレイ部のビット線容量をＣB(Array)、転送ゲート制御線１９を活性化する前のメモリセルアレイ部とセンスアンプ部のビット線の電圧をそれぞれＶArray,ＶS/Aとすると、ビット線電圧の上昇した電圧は、センスアンプ部のビット線（ΔＶSA）とメモリセルアレイ部のビット線（ΔＶArray）とで、それぞれ、
で求められる。このビット線電圧の上昇した電圧ΔＶにより、所定の電圧Ｖccまでに到達する時間が短縮されるため、前述した実施形態よりも、さらに高速なセンス動作が可能になる。また、転送ゲート１９を構成するＰ形トランジスタの閾値電圧Ｖthp分だけ、メモリセルアレイ部１１とセンスアンプ部１４との間で低圧側に電圧差が発生するため、高い電圧（電源電圧Ｖcc）側をさらに低くしても常に閾値電圧Ｖthp分の電圧差が確保され、確実なセンス／リストア動作が可能である。従って、従来の電源電圧よりも低い電源電圧を用いることができる。
Is required. Since the time required to reach the predetermined voltage Vcc is reduced by the increased voltage ΔV of the bit line voltage, the sensing operation can be performed at a higher speed than in the above-described embodiment. Further, since a voltage difference is generated on the low voltage side between the memory
次に本発明による半導体記憶装置の第４の実施形態について説明する。 Next, a fourth embodiment of the semiconductor memory device according to the present invention will be described.
図６は、本実施形態の半導体記憶装置におけるメモリセルアレイ部とセンスアンプ部の等価回路を示し、図７は、この構成におけるセンス／リストア動作時のビット線電圧波形を示す。この構成において、図２に示した構成部位と同等の部位には、同じ参照号を付して、その説明を省略する。 FIG. 6 shows an equivalent circuit of the memory cell array section and the sense amplifier section in the semiconductor memory device of the present embodiment, and FIG. 7 shows a bit line voltage waveform at the time of the sense / restore operation in this configuration. In this configuration, parts that are the same as the parts shown in FIG. 2 are given the same reference numerals, and descriptions thereof will be omitted.
前述した各実施形態では、Ｐ形トランジスタからなるＰ形転送ゲート１９を用いていたが、本実施形態では、Ｎ形トランジスタからなるＮ形転送ゲート４１，４２を用いた構成である。
In each of the above-described embodiments, the P-
この構成において、図７に示した各電圧レベルは、ワード線ＷＬ0，ＷＬ1のＨigthレベルである昇圧電圧Ｖpp、電源電圧Ｖcc、ビット線のプリチャージ電圧ＶＢＬ、メモリセルトランジスタの閾値電圧Ｖth(cell)、Ｎ形トランジスタからなるＮ形転送ゲート４１，４２の閾値電圧Ｖthn、メモリセルアレイ部１１のビット線ＢＬ(Array)Bar，ＢＬ(Array)の電圧振幅の最大値ＶＢＬＨ及び、最小値ＶＢＬＬ（ＧＮＤ電圧Ｖss）を表す。
In this configuration, the respective voltage levels shown in FIG. 7 are the boosted voltage Vpp, which is the high level of the word lines WL0 and WL1, the power supply voltage Vcc, the precharge voltage VBL of the bit line, and the threshold voltage Vth (cell) of the memory cell transistor. , The threshold voltage Vthn of the N-
また、各電圧波形としては、ワード線ＷＬの電圧波形と、メモリセルアレイ部のビット線ＢＬ(Array)の電圧波形と、前記ビット線ＢＬ(Array)と対を成すメモリセルアレイ部のビット線ＢＬ(Array)Barの電圧波形と、センスアンプ部のビット線ＢＬ(S/A)の電圧波形と、ビット線ＢＬ(S/A)と対を成すセンスアンプ部のビット線ＢＬ(S/A)Barの電圧波形を表す。 Further, as each voltage waveform, a voltage waveform of the word line WL, a voltage waveform of the bit line BL (Array) of the memory cell array section, and a bit line BL (of the memory cell array section paired with the bit line BL (Array)) Array) Bar voltage waveform, sense amplifier bit line BL (S / A) voltage waveform, and sense amplifier bit line BL (S / A) Bar paired with bit line BL (S / A) FIG.
本実施形態の構成及びリード／リストア動作は、転送ゲートに従来と同様のＮ形トランジスタを使用する以外、基本的に第１の実施形態と同等である。 The configuration and the read / restore operation of this embodiment are basically the same as those of the first embodiment except that an N-type transistor similar to the conventional one is used for the transfer gate.
センス動作時において、Ｐ形センスアンプ１８を構成するトランジスタのゲート−ソース間に加わる電圧差について考えると、一般的に、Ｖcc／２プリチャージのＤＲＡＭでは、Ｎ形センスアンプ１７を構成するトランジスタのゲート−ソース間には、
Ｖgs＝ＶＢＬ−ＶＢＬＬ
の電圧差が動作時に印加されるが、本発明においては、
Ｖgs＝（ＶＢＬＨ＋Ｖthn）−ＶＢＬＬ
となり、転送ゲート１９を構成するＮ形トランジスタの閾値電圧Ｖthn分だけ、従来よりもメモリセルアレイ部１１とセンスアンプ部１４との間で高電圧側に電圧差が発生し、確実で高速なセンス動作が可能である。
Considering the voltage difference applied between the gate and the source of the transistor constituting the P-
Vgs = VBL-VBLL
Is applied during operation, but in the present invention,
Vgs = (VBLH + Vthn) -VBLL
Then, a voltage difference is generated between the memory
また、従来よりも低い電源電圧での動作が可能である。これに加えて、メモリセルに”Ｈigh”情報を書き込むために必要なビット線電圧が、従来のＶccに比べてＶthn分だけ低いＶＢＬＨであるために、ワード線の昇圧電圧を従来よりもＶthnだけ低くすることができる。 Further, operation at a power supply voltage lower than that of the related art is possible. In addition, since the bit line voltage required to write "High" information in the memory cell is VBLH lower by Vthn than the conventional Vcc, the boosted voltage of the word line is reduced by Vthn compared to the conventional case. Can be lower.
従って、メモリセルトランジスタへの信頼性が向上し、また電流駆動能力の高いトランジスタを使用することが可能となる。さらに、ワード線の電圧の非活性化レベルをＶssよりも低くすることで、メモリセルのトランジスタの閾値電圧を更に低くすることができ、ワード線電圧の活性化レベルを更に低くすることも可能である。これによって昇圧電圧Ｖppを不必要とすることも可能である。 Therefore, the reliability of the memory cell transistor is improved, and a transistor having high current driving capability can be used. Further, by making the inactivation level of the voltage of the word line lower than Vss, the threshold voltage of the transistor of the memory cell can be further lowered, and the activation level of the word line voltage can be further lowered. is there. As a result, the boosted voltage Vpp can be made unnecessary.
本実施形態をＬＯＧｌＣ混載ＤＲＡＭに適用した場合、ＬＯＧｌＣ部におけるトランジスタとＤＲＡＭ部におけるトランジスタの共通化が可能となり、製造プロセスの簡略化及び共通化が実現され、製造コストの大幅な低減及び、製造工程の簡易による製造時間の短縮が実現する。 When the present embodiment is applied to a LOGIC embedded DRAM, the transistors in the LOGIC section and the transistors in the DRAM section can be shared, the manufacturing process can be simplified and shared, the manufacturing cost can be significantly reduced, and the manufacturing process can be reduced. As a result, the manufacturing time can be shortened by simplifying the process.
尚、本実施形態における転送ゲート制御線の活性化のタイミングは、ワード線の活性化の直前でなく、センスアンプ駆動線の活性化の直前であってもよい。 Note that the activation timing of the transfer gate control line in the present embodiment may be immediately before the activation of the sense amplifier drive line instead of immediately before the activation of the word line.
本実施形態は図６に示した等価回路を例としたが、他にも図４に示したようなシェアードセンスアンプ方式において、Ｎ形転送ゲートを採用することにより、同様な作用効果が得られる。また、センスアンプ部１４には、この他にビット線イコライザとカラムセレクタ（図示せず）が設置される。
In the present embodiment, the equivalent circuit shown in FIG. 6 is used as an example. However, similar effects can be obtained by employing an N-type transfer gate in the shared sense amplifier system as shown in FIG. . In addition, a bit line equalizer and a column selector (not shown) are provided in the
また、図６に示されたＮ形ＭＯＳトランジスタ４１，４２、及びＮ形センスアンプ１７は、同じウエル内で形成することが可能である。従って、Ｎ形ＭＯＳトランジスタ４１，４２を付加しても大幅な平面積の増大にはならない。
Further, the N-
また、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Further, in the present embodiment, since the raising of the threshold value is positively used, it is not necessary to use a boosted voltage as the control signal φT, and a normal power supply voltage can be used.
次に本発明による半導体記憶装置の第５の実施形態について説明する。 Next, a fifth embodiment of the semiconductor memory device according to the present invention will be described.
本実施形態の構成は、前述した図６に示した構成と同等であり、メモリセルアレイ部のビット線とセンスアンプ部のビット線とのプリチャージ電圧が異なる電圧に設定され、動作が異なっている。 The configuration of the present embodiment is equivalent to the configuration shown in FIG. 6 described above. The precharge voltages of the bit lines of the memory cell array unit and the bit lines of the sense amplifier unit are set to different voltages, and the operation is different. .
図８においては、メモリセルアレイ部１１のビット線ＢＬ(Array)，ＢＬ(Array)Barの電圧波形、センスアンプ部１４のビット線ＢＬ(S/A)，ＢＬ(S/A)Barの電圧波形、ワード線ＷＬ0，ＷＬ1の電圧波形及び、転送ゲート制御線１９の電圧波形φTの波形を表す。
In FIG. 8, the voltage waveforms of the bit lines BL (Array) and BL (Array) Bar of the memory
図８に示すように、ビット線ＢＬ(Array)，ＢＬ(Array)Barのプリチャージ電圧をＶＢＬに設定し、センスアンプ部のビット線ＢＬ(S/A)，ＢＬ(S/A)Barのプリチャージ電圧をＶＢＬＬ（Ｖss）に設定する。センスアンプ部のビット線対のプリチャージ電圧ＶＢＬ(S/A)は、
ＶＢＬＬ≦ＶＢＬ(S/A)≦ＶＢＬ(Array)
の範囲の電圧をとることが可能である。本実施形態は、ＶＢＬ(S/A)が最小の場合、ＶＢＬ(S/A)＝Ｖss（ＶＢＬＬ）に設定した例である。
As shown in FIG. 8, the precharge voltage of the bit lines BL (Array) and BL (Array) Bar is set to VBL, and the bit lines BL (S / A) and BL (S / A) Bar of the sense amplifier section are set. The precharge voltage is set to VBLL (Vss). The precharge voltage VBL (S / A) of the bit line pair of the sense amplifier is
VBLL ≦ VBL (S / A) ≦ VBL (Array)
It is possible to take a voltage in the range of This embodiment is an example in which VBL (S / A) is set to Vss (VBLL) when VBL (S / A) is the minimum.
まず、ワード線ＷＬ0，ＷＬ1の電圧がＶssからＶppに活性化されて、情報がメモリセル１５，１６からメモリセルアレイ部１１のビット線ＢＬ(Array)，ＢＬ(Array)Barに転送された後に、転送ゲート制御線１９の電圧波形φTがＶssからＶppに昇圧し、転送ゲート４１，４２が活性化される。
First, after the voltages of the word lines WL0 and WL1 are activated from Vss to Vpp and information is transferred from the
この転送ゲート制御線１９が活性化されると、前述した図５に示したと同様に、ビット線電圧ＶＢＬから下降した電圧（△Ｖ）から、所定の電圧Ｖssまでに到達する時間が短縮されるため、前述した第５の実施形態よりもさらに高速なセンス動作が可能である。
When the transfer
この様なプリチャージ電圧にＶccとＶＢＬの電圧差を持たせたプリチャージ状態において、プリチャージ期間におけるセンスアンプ部のビット線対のプリチャージ電圧をメモリセルアレイ部のビット線対のプリチャージ電圧よりも低い電圧にプリチャージすることで、Ｐ形センスアンプのトランジスタのゲート−ソース間の電圧差を従来よりも増大させ、前述した実施形態と同様な効果が得られる。 尚、本実施形態では、図６に示した構成例で説明したが、図４に示すようなシェアードセンスアンプ方式に適用しても、同様な動作により、同等の作用効果が得られる。また、実際のセンスアンプ部には、この他にビット線イコライザとカラムセレクク（図示せず）が設置される。 In such a precharge state in which the precharge voltage has a voltage difference between Vcc and VBL, the precharge voltage of the bit line pair of the sense amplifier unit during the precharge period is set to be smaller than the precharge voltage of the bit line pair of the memory cell array unit. By precharging to a lower voltage, the voltage difference between the gate and the source of the transistor of the P-type sense amplifier is increased as compared with the related art, and the same effect as in the above-described embodiment can be obtained. Although the present embodiment has been described with reference to the configuration example shown in FIG. 6, even when the present invention is applied to the shared sense amplifier system as shown in FIG. 4, similar operations and effects can be obtained by similar operations. In addition, a bit line equalizer and a column selector (not shown) are provided in the actual sense amplifier unit.
次に本発明による半導体記憶装置の第６の実施形態について説明する。 Next, a sixth embodiment of the semiconductor memory device according to the present invention will be described.
図９は、本実施形態におけるメモリセルアレイ部とセンスアンプ部の等価回路を示し、図１０は、その等価回路の動作時の各ビット線の電圧波形と、ワード線の電圧波形を示す。 FIG. 9 shows an equivalent circuit of the memory cell array section and the sense amplifier section in the present embodiment, and FIG. 10 shows a voltage waveform of each bit line and a voltage waveform of a word line when the equivalent circuit operates.
図９に示す半導体記憶装置は、複数のメモリセルが２次元的に配置され、それぞれロウ方向にワード線ＷＬ0，…，ＷＬn、カラム方向にビット線ＢＬ(Array)，ＢＬ(Array)Barが接続されるメモリセルアレイ部５１と、Ｎ形トランジスタ対からなるＮ形センスアンプ５２と、Ｎ形センスアンプ５２に接続され、Ｐ形センスアンプ分離用のＰ形トランジスタからなるＰ形転送ゲート５４，５５と、Ｐ形トランジスタ対からなるＰ形センスアンプ５３と、Ｐ形センスアンプ５３に接続され、Ｐ形センスアンプ分離用のＮ形トランジスタからなるＮ形転送ゲート５６，５７とで構成される。
In the semiconductor memory device shown in FIG. 9, a plurality of memory cells are two-dimensionally arranged, and word lines WL0,..., WLn are connected in the row direction, and bit lines BL (Array), BL (Array) Bar are connected in the column direction. A memory
この構成においては、Ｎ形センスアンプ５２とＰ形センスアンプ５３を分離して配置し、Ｎ形センスアンプ５２はＰ形転送ゲート５４，５５を通じて、Ｐ形センスアンプ５３はＮ形転送ゲート５６，５７を通じて、情報の書き込み・読み出しを行い、メモリセルアレイ部５１とＮ形及びＰ形センスアンプ部５２，５３のビット線の電圧振幅を異ならせて、センスアンプトランジスタのゲート−ソース間電圧差を大きく取り、センス動作の高速化、信頼性の向上を実現する。Ｐ形転送ゲート５４，５５及びＮ形転送ゲート５６，５７は、転送ゲート制御線５８，５９が活性化されることにより、動作する。
In this configuration, the N-
図１０は、本実施例におけるセンス／リストア動作時のビット線電圧波形を示す。図１０に示す各信号レベルにおいて、メモリセルアレイ部５１のビット線ＢＬ(Array)，ＢＬ(Array)Barの電圧振幅の最大値ＶＢＬＨ、その最小値ＶＢＬＬとし、ワード線ＷＬのＨigthレベルである昇圧電圧Ｖpp、電源電圧Ｖcc、ビット線のプリチャージ電圧ＶＢＬ、メモリセルアレイ部のＬowレベルのビット線電圧ＶＢＬＬ（Ｖss）、Ｈigthレベルのビット線電圧ＶＢＬＨ（Ｖcc−Ｖthn）、及びＰ形転送ゲートの閾値電圧Ｖthp及び、Ｎ形トランジスタの閾値電圧Ｖthnをそれぞれ表している。
FIG. 10 shows a bit line voltage waveform at the time of the sense / restore operation in the present embodiment. At each signal level shown in FIG. 10, the maximum value VBLH and the minimum value VBLL of the voltage amplitude of the bit lines BL (Array) and BL (Array) Bar of the memory
また、電圧波形としては、メモリセルトランジスタの閾値電圧Ｖth(cell)、Ｎ形トランジスタの閾値電圧Ｖthn、Ｎ形センスアンプ５２のビット線ＢＬ(n-S/A)，ＢＬ(n-S/A)Barの電圧波形、Ｐ形センスアンプ５３のビット線ＢＬ(p-S/A)，ＢＬ(p-S/A)Barの電圧波形、ワード線ＷＬの電圧波形を表している。
The voltage waveforms include the threshold voltage Vth (cell) of the memory cell transistor, the threshold voltage Vthn of the N-type transistor, and the voltages of the bit lines BL (nS / A) and BL (nS / A) Bar of the N-
図１０に示すように、転送ゲート制御線５８の活性化によりＰ形転送ゲート５４，５５が駆動され、ビット線ＢＬ(n-S/A)Barの電圧が、ＢＬ(Array)Barの電圧よりも閾値電圧Ｖthp分だけ低くなる。また、転送ゲート制御線５９の活性化によりＮ形転送ゲート５６，５７が駆動され、ビット線ＢＬ(p-S/A)の電圧が、ＢＬ(Array)の電圧よりも閾値電圧Ｖthn分だけ高くなる。
As shown in FIG. 10, the P-
このような構成により、図３及び図７に示した構成の双方の利点を有して、ビット線ＢＬ(Array)若しくは、ＢＬ(Array)Barの電圧に比べて、閾値電圧Ｖthn分だけ高く若しくは、閾値電圧Ｖthp分だけ低くなり、それぞれに電圧差が確保され、確実なセンス／リストア動作が可能である。そのため、従来の電源電圧よりも低い電源電圧を用いることができる。 Such a configuration has the advantages of both the configurations shown in FIGS. 3 and 7 and is higher or higher by the threshold voltage Vthn than the voltage of the bit line BL (Array) or BL (Array) Bar. , The threshold voltage Vthp is lowered, and a voltage difference is secured between them, so that a reliable sense / restore operation can be performed. Therefore, a power supply voltage lower than the conventional power supply voltage can be used.
また本実施形態における転送ゲート制御線の活性化のタイミングは、ワード線の活性化の直前でなく、センスアンプ駆動線の活性化の直前であってもよい。 Further, the timing of activating the transfer gate control line in the present embodiment may be immediately before the activation of the sense amplifier drive line instead of immediately before the activation of the word line.
尚、本実施形態は、図９に示すような等価回路を例として説明したが、図１１に示すように、メモリセルアレイ部５１がＰ形転送ゲート５４，５５を介してＮ形センスアンプ５２と接続され、反対側に、Ｎ形転送ゲート５６，５７介して、Ｐ形センスアンプ５３に接続されて構成される等価回路でも同様の動作が可能である。尚、簡略化の為に図９、図１１には示していないが、実際のセンスアンプ部には、この他にビット線イコライザとカラムセレクタが設置される。
In the present embodiment, the equivalent circuit as shown in FIG. 9 has been described as an example. However, as shown in FIG. 11, the memory
また、図９及び図１１に示されたＰ形ＭＯＳトランジスタ５４，５５、及びＰ形センスアンプ５３は、同じウエル内で形成することが可能である。従って、Ｐ形ＭＯＳトランジスタ５４，５５を付加しても大幅な平面積の増大にはならない。
Further, the P-
さらに、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Furthermore, in the present embodiment, since the raising of the threshold is positively used, it is not necessary to use a boosted voltage as the control signal φT, and a normal power supply voltage can be used.
次に本発明による半導体記憶装置の第７の実施形態について説明する。 Next, a seventh embodiment of the semiconductor memory device according to the present invention will be described.
本実施形態は、図９に示した構成と同等の構成であり、前述した第３，第５の実施形態を組み合わせたメモリセルアレイ部のビット線とセンスアンプ部のビット線とで異なるプリチャージ電圧に設定したものである。 This embodiment has the same configuration as the configuration shown in FIG. 9, and different precharge voltages are used for the bit lines of the memory cell array unit and the bit lines of the sense amplifier unit in which the third and fifth embodiments are combined. It is set to.
図１２は、本実施形態におけるメモリセルアレイ部のビット線の電圧波形とセンスアンプ部のビット線の電圧波形を示す。 FIG. 12 shows a voltage waveform of a bit line of the memory cell array unit and a voltage waveform of a bit line of the sense amplifier unit in the present embodiment.
この図１２に示す各信号レベルは、図１０に示す各信号レベルと同等であり、電圧波形としては、メモリセルトランジスタの閾値電圧Ｖth(cell)、Ｎ形トランジスタの閾値電圧Ｖthn、Ｎ形センスアンプ５２のビット線ＢＬ(n-S/A)，ＢＬ(n-S/A)Barの電圧波形、Ｐ形センスアンプ５３のビット線ＢＬ(p-S/A)，ＢＬ(p-S/A)Barの電圧波形、ワード線ＷＬの電圧波形、Ｐ形転送ゲート５４，５５の転送ゲート制御線φTp、Ｎ形転送ゲート５６，５７の転送ゲート制御線φTnを表している。
The signal levels shown in FIG. 12 are equivalent to the signal levels shown in FIG. 10, and the voltage waveforms include the threshold voltage Vth (cell) of the memory cell transistor, the threshold voltage Vthn of the N-type transistor, and the N-type sense amplifier. 52, voltage waveforms of bit lines BL (nS / A) and BL (nS / A) Bar; voltage waveforms of bit lines BL (pS / A) and BL (pS / A) Bar of P-
本実施形態は、メモリセルアレイ部のビット線ＢＬ(Array)，ＢＬ(Array)Barのプリチャージ電圧をＶＢＬ(cell)、センスアンプ部のビット線ＢＬ(n-S/A)，ＢＬ(n-S/A)Bar及びＢＬ(p-S/A)，ＢＬ(p-S/A)Barのプリチャージ電圧をＶＢＬ(cell)よりも高い電圧ＶＢＬ(S/A)に設定する。 In the present embodiment, the precharge voltage of the bit lines BL (Array) and BL (Array) Bar of the memory cell array unit is set to VBL (cell), and the bit lines BL (nS / A) and BL (nS / A) of the sense amplifier unit are set. The precharge voltage of Bar, BL (pS / A), and BL (pS / A) Bar is set to a voltage VBL (S / A) higher than VBL (cell).
ここで、センスアンプ部のビット線対のプリチャージ電圧ＶＢＬ(S/A)は、
ＶＢＬ(Array)≦ＶＢＬ(S/A)≦Ｖcc
の範囲の電圧をとることが可能である。
Here, the precharge voltage VBL (S / A) of the bit line pair of the sense amplifier is
VBL (Array) ≦ VBL (S / A) ≦ Vcc
It is possible to take a voltage in the range of
このようなプリチャージ電圧に設定することにより、第３，第５の実施形態で説明したと同様の動作が行われ、Ｎ形センスアンプのトランジスタのゲート−ソース間の電圧差を、従来よりも増大させる。一般的に、Ｎ形センスアンプの動作開始後にＰ形センスアンプが動作を開始するため、Ｎ形センスアンプのセンスアンプトランジスタのゲート−ソース間電圧差を大きくとることは、高速なセンス動作、センスマージンの改善などの効果が得られる。 By setting such a precharge voltage, the same operation as described in the third and fifth embodiments is performed, and the voltage difference between the gate and the source of the transistor of the N-type sense amplifier is reduced as compared with the conventional case. Increase. Generally, since the P-type sense amplifier starts operating after the N-type sense amplifier starts operating, increasing the gate-source voltage difference between the sense amplifier transistors of the N-type sense amplifier requires a high-speed sensing operation and a high-speed sensing operation. Effects such as improvement in margin can be obtained.
また本実施形態では、ワード線が活性化されて情報がメモリセルからメモリセルアレイ部のビット線に転送された後に、転送ゲート制御線が活性化される。 In this embodiment, the transfer gate control line is activated after the word line is activated and information is transferred from the memory cell to the bit line in the memory cell array.
次に本発明による半導体記憶装置の第８の実施形態について説明する。 Next, an eighth embodiment of the semiconductor memory device according to the present invention will be described.
図１３は本実施形態における、１組のセンスアンプ部６１を２つのメモリセルアレイ部６２，６３で共有した、いわゆるシェアードセンスアンプ方式に適用した等価回路を示す。
FIG. 13 shows an equivalent circuit applied to a so-called shared sense amplifier system in which a pair of
本実施形態は、前述した第２の実施形態と、第６の実施形態を組み合わせた構成であり、それぞれのメモリアレイ部は、図１０に示す動作と同様の動作が行われる。 This embodiment has a configuration in which the above-described second embodiment and the sixth embodiment are combined, and each memory array unit performs the same operation as that shown in FIG.
この構成において、２つのメモリセルアレイ部６２，６３は、複数のメモリセルが２次元的に配置され、それぞれロウ方向にワード線ＷＬ0(R)，…，ＷＬn(R)、ＷＬ0(L)，…，ＷＬn(L)、カラム方向にビット線ＢＬ(Array)，ＢＬ(Array)Barが接続される。
In this configuration, in the two memory
また、センスアンプ部６１は、Ｎ形トランジスタ対からなるＮ形センスアンプ６４の各ビット線ＢＬ(n-S/A)，ＢＬ(n-S/A)Barの両端に、それぞれＰ形トランジスタからなるＰ形転送ゲート６５，６６，６７，６８が設けられ転送ゲート制御線(φTp)６９，(φTp)７０が接続され、さらに、Ｐ形トランジスタ対からなるＰ形センスアンプ７１の各ビット線ＢＬ(p-S/A)，ＢＬ(p-S/A)Barの両端に、それぞれＮ形トランジスタからなるＮ形転送ゲート７２，７３，７４，７５が設けられ転送ゲート制御線(φTn)７６，(φTn)７７が接続されて構成される。尚、実際のセンスアンプ部６１には他にビット線イコライザとカラムセレクタ（図示せず）が設置される。
Further, the
このような構成により、前述した図３に示したトランジスタの閾値電圧Ｖthn，Ｖthp分だけ、各メモリセルアレイ部とセンスアンプ部との間に電圧差が発生し、確実なセンス／リストア動作が可能である。また、１つのセンスアンプ部を２つのメモリアレイ部が共有しているため、高集積化が容易に実現できる。
また、図１３に示されたＰ形ＭＯＳトランジスタ６５〜６８、及びＰ形センスアンプ７１は、同じウエル内で形成することが可能である。従って、Ｐ形ＭＯＳトランジスタ６５〜６８を付加しても大幅な平面積の増大にはならない。
With such a configuration, a voltage difference occurs between each memory cell array unit and the sense amplifier unit by the threshold voltages Vthn and Vthp of the transistor shown in FIG. 3 described above, and a reliable sense / restore operation can be performed. is there. Further, since one memory amplifier unit shares one sense amplifier unit, high integration can be easily realized.
Further, the P-
また、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴp、φＴnには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Further, in this embodiment, since the raising of the threshold value is positively used, it is not necessary to use the boosted voltage for the control signals φTp and φTn, and a normal power supply voltage can be used.
次に図１４を参照して、本発明による半導体記憶装置の第９の実施形態について説明する。 Next, a ninth embodiment of the semiconductor memory device according to the present invention will be described with reference to FIG.
前述した第１の実施形態においては、図２に示したようにメモリセル部とセンスアンプ部の間に、Ｐ形トランジスタからなるＰ形転送ゲートゲートを挿入し、このＰ形転送ゲートの閾値落ちを利用して、セル側のビット線の低レベル電圧をセンスアンプ側の低レベル電圧より高く設定した。このＰ形転送ゲートによる閾値落ちにより、低電源電圧化においても充分なセンスアンプの動作マージンを確保できるばかりでなく、ワード線駆動電圧の低電圧化による微細素子の信頼性向上も期待でき、その結呆極めて高性能なＤＲＡＭを実現できる。 In the first embodiment described above, a P-type transfer gate composed of a P-type transistor is inserted between the memory cell section and the sense amplifier section as shown in FIG. The low level voltage of the bit line on the cell side is set higher than the low level voltage on the side of the sense amplifier. Due to the threshold drop caused by the P-type transfer gate, not only a sufficient operation margin of the sense amplifier can be ensured even at a low power supply voltage, but also an improvement in the reliability of a fine element due to a low word line drive voltage can be expected. A very high performance DRAM can be realized.
しかし、実際の製造に際しては、半導体製造工程での製造プロセスの揺らぎ等が影響して、Ｐ形転送ゲートやメモリセルトランジスタの閾値電圧がばらついて、一律な規格どうりに成形されいない場合がある。 However, in actual manufacturing, fluctuations in the manufacturing process in the semiconductor manufacturing process affect the threshold voltage of the P-type transfer gate and the memory cell transistor, and the semiconductor device may not be formed to a uniform standard. .
このようなばらつきが発生した場合、メモリセル部のビット線ＢＬ(Array)Barの低レベル側の電圧（ＶＢＬＬ）がメモリセル毎に変動しており、半導体記憶装置のデータ保持特性が劣化する可能性がある。例えば、図２に示したＰ形転送ゲート１３の閾値電圧の絶対値｜Ｖth−φT｜が設定値に対して低くなるように移動した場合、ＶＢＬＬは、Ｖss（ＧＮＤ）に近づく。これによりワード線ＷＬが非活性の場合の設定値がＶssであるため、メモリセルトランジスタのゲート−ソース間電圧が設定値より高くなり、メモリセルトランジスタのカット・オフ特性が劣化して、データがリークしセルデータの保持特性が低下する。
When such variations occur, the low-level voltage (VBLL) of the bit line BL (Array) Bar in the memory cell portion varies for each memory cell, and the data retention characteristics of the semiconductor memory device may be degraded. There is. For example, when the absolute value | Vth−φT | of the threshold voltage of the P-
さらに、メモリセルトランジスタの閾値電圧Ｖth(cell)が低下した場合においても、ＶＢＬＬが一定のため、メモリセルトランジスタのカット・オフ特性が劣化し、セルデータの保持特性が低下する可能性がある。 Further, even when the threshold voltage Vth (cell) of the memory cell transistor decreases, the cut-off characteristics of the memory cell transistor may deteriorate due to the constant VBLL, and the cell data retention characteristics may decrease.
そこで本実施形態では、Ｐ形転送ゲート並びにメモリセルトランジスタの閾値電圧の変動を検知し、Ｐ形転送ゲートを活性化させる直流電圧を自己整合的に補正する定電圧発生回路を設ける。 Therefore, in the present embodiment, a constant voltage generation circuit is provided which detects fluctuations in the threshold voltages of the P-type transfer gate and the memory cell transistor and corrects the DC voltage for activating the P-type transfer gate in a self-aligned manner.
本実施形態の構成において、２つのメモリセルアレイ部８２，８３が１つのセンスアンプ部８１を共用し、メモリセルアレイ部８２は、Ｐ形トランジスタからなるＰ形転送ゲート８４，８５を通してセンスアンプ部８１に接続され、同様にメモリセルアレイ部８３は、Ｐ形転送ゲート８６，８７を通してセンスアンプ部８１に接続される。さらにＰ形転送ゲート８４，８５とセンスアンプ８１との間には、ビット線イコライザ部８８とカラムセレクタ部８９が介在して設けられている。
In the configuration of the present embodiment, two memory
これらのＰ形転送ゲート８４，８５のゲート電極に接続される転送ゲート制御線(φTn)９０には、後述する所定の直流電圧の駆動用電圧を供給する、Ｎ形トランジスタ及びＰ形トランジスタ対からなるＰ形転送ゲート駆動回路９２が設けられる。同様に、Ｐ形転送ゲート８６，８７に接続される転送ゲート制御線(φTp)９１には、Ｐ形転送ゲート駆動回路９２と同じ構成のＰ形転送ゲート駆動回路９３が設けられる。さらに、これらのＰ形転送ゲート駆動回路９２，９３には、出力する駆動電圧の基準となる信号ＶＩＳＯを供給するＰ形転送ゲート駆動用定電圧発生回路９４が設けられる。この信号ＶＩＳＯは、Ｐ形転送ゲート並びにセルトランジスタの閾値変動を追従して自己整合的に変動する信号である。
A transfer gate control line (φTn) 90 connected to the gate electrodes of these P-
このメモリセルアレイ部８２は、ロウ方向にワード線ＷＬ0(R)，ＷＬ1(R)、カラム方向にビット線対ＢＬ(RArray)，ＢＬ(RArray)Barが接続され、メモリセルアレイ部８３も同様に、ワード線ＷＬ0(L)，ＷＬ1(L)及び、ビット線ＢＬ(LArray)，ＢＬ(LArray)Barが接続される。
In the memory
また、センスアンプ部８１は、Ｐ形トランジスタ対からなるＰ形センスアンプ及びＮ形トランジスタ対からなるＮ形センスアンプにより構成され、Ｐ形センスアンプのビット線対ＢＬ(p-S/A)，ＢＬ(p-S/A)BarにＰ形転送ゲート８４，８５が接続され、さらにＮ形センスアンプのビット線対ＢＬ(n-S/A)，ＢＬ(n-S/A)BarにＰ形転送ゲート８６，８７が接続される。
The
そして、カラム選択ゲート８８は、ＤＱ線対（ＤＱ，ＤＱBar）に接続し、カラムアドレスにより選択されたビット線対のデータを外部出力する。ビット線イコライズ回路８９は、ＶＢＬ配線に接続し、ビット線対をビット線振幅の１／２電圧（ＶＢＬ）にプリチャージする。
Then, the
それぞれのＰ形転送ゲート８４，８５，８６，８７には、Ｐ形転送ゲート駆動回路９２，９３からの駆動信号が印加される。ＲＡＳBarプリチャージ期間中は、このＰ形転送ゲートのゲート電極入力信号は低レベルに保持され、一方、ＲＡＳBarアクティブ中は活性化メモリセルアレイの反対側のみ高レベルに遷移することで、左右何れかのメモリセルアレイを選択的にセンスアンプ系に接続する。なお、Ｐ形転送ゲート８１の駆動電圧は、電源電圧（Ｖcc）とＰ形転送ゲート駆動用電圧発生回路９４が出力するＶｌＳＯ＊信号で決定される。
Drive signals from P-type transfer
このように構成された半導体記憶装置において、センス／リストア動作時のビット線電圧波形とタイミングを示した図１５のタイミングチャートを参照して説明する。 A description will be given with reference to a timing chart of FIG. 15 showing bit line voltage waveforms and timings at the time of the sense / restore operation in the semiconductor memory device thus configured.
まず、ＲＡＳBarが、ＨレベルからＬレベルに遷移し、ＲＡＳアクティブ状態に入ると、ビット線イコライズ制御信号ＥＱＬが、Ｌレベルとなる。ビット線は、フローティング状態になると同時に、活性化メモリセルアレイ部の反対側のＰ形転送ゲート８４，８５の信号φＴRがＨレベルとなり、メモリセルアレイ部８２がセンスアンプ系回路から切り放される。
First, when RASBar transitions from H level to L level and enters the RAS active state, the bit line equalize control signal EQL goes to L level. At the same time as the bit line enters a floating state, the signal φTR of the P-
次に、外部アドレスにより選択されたワード線ＷＬ0が立ち上がり、メモリセルアレイ部８３から保持しているデータがビット線ＢＬ(LArray)，ＢＬ(LArray)Barに読み出される。
Next, the word line WL0 selected by the external address rises, and the data held from the memory
このようなワード線ＷＬ0の活性化に続いて、センスアンプ活性化信号ＳＡＮBar、ＳＡＰが駆動されて、センス動作が開始される。 Following the activation of the word line WL0, the sense amplifier activation signals SANBar and SAP are driven to start the sensing operation.
この時、センスアンプ８１が接続されたビット線は、電源電圧並ぴに接地電圧まで駆動されるが、メモリセルが接続されたビット線はＰ形転送ゲート閾値落ちの為、その低レベルは、
ＶＩＳＯ＊＋｜Ｖth_ＩＳＯ｜
にリミットされることになる。Ｖth_ＩＳＯは、Ｐ形転送ゲートの閾値電圧である。この時、Ｐ形転送ゲート並びにセルトランジスタの閾値変動を追従して、Ｐ形転送ゲート駆動用定電圧発生回路９４は、その出力電圧ＶｌＳＯ＊が自己整合的に変動するように動作する。
At this time, the bit line to which the
VISO * + | Vth_ISO |
Will be limited to Vth_ISO is a threshold voltage of the P-type transfer gate. At this time, the P-type transfer gate driving constant
そしてＲＡＳが再び、Ｈレベルヘ遷移して、ＲＡＳプリチャージ状態になると、ワード線が非避択状態に戻る。 Then, when the RAS transitions to the H level again and enters the RAS precharge state, the word line returns to the non-selection state.
これに続いて、イコラズ制御信号であるＥＱＬが”Ｈ”ヘ、非活性となっているＰ形転送ゲート８４，８５のゲート信号φＴRが、Ｌレベルへ遷移して動作が完了する。
Subsequently, the equalizer control signal EQL goes to "H", and the gate signal φTR of the inactive P-
また、図１４に示されたＰ形ＭＯＳトランジスタ８４〜８７、及びＰ形センスアンプは、同じウエル内で形成することが可能である。従って、Ｐ形ＭＯＳトランジスタ８４〜８７を付加しても大幅な平面積の増大にはならない。
Further, the P-
また、本実施形態では、閾値上げを積極的に利用するため、制御信号φＴL，φＴRには、昇圧した電圧を用いる必要はなく、通常の電源電圧を利用することができる。 Further, in this embodiment, since the raising of the threshold value is positively used, it is not necessary to use the boosted voltage for the control signals φTL and φTR, and a normal power supply voltage can be used.
次に、図１６には、前述したＰ形転送ゲート駆動用定電圧発生回路９４の構成例を示し説明する。
Next, FIG. 16 shows a configuration example of the P-type transfer gate driving constant
このＰ形転送ゲート駆動用定電圧発生回路９４は、Ｐ形転送ゲート及びメモリセルのセルトランジスタの閾値変動を補償する閾値変動補償回路９５と、閾値変動補償回路９５からの出力信号（ＶｌＳ０）の電流供給能カの改善する電流ブースター回路９６とで構成される。
The P-type transfer gate driving constant
このような構成により、予め設定された基準電圧信号（ＶＲＥＦ）が閾値変動補償回路９５に入カされ、出力信号ＶＩＳＯが出力される。次にこの出力信号ＶＩＳＯは、電流ブースター回路９６に入力されて大電流化され、駆動用定電圧信号（ＶｌＳ０＊）としてＰ形転送ゲート８４，８５，８６，８７に供給する。
With such a configuration, a preset reference voltage signal (VREF) is input to the threshold
この電流ブースター回路９６の出力信号ＶＩＳＯに対する電流供給能カの改善は、図１５に示したＰ形転送ゲート駆動回路９２，９３と、Ｐ形転送ゲート駆動用定電圧発生回路９４を接続する信号線９５には、Ｐ形転送ゲート駆動回路９２，９３からＰ形転送ゲートのキャパシタンスを主成分とする比較的大きな負荷電流が流入するため、Ｐ形転送ゲート駆動用定電圧発生回路の内部インピーダンスを小さくすることが、出力信号となる駆動用定電圧信号の安定化に必要なためである。
The current supply capability of the
次に、図１７には、図１６に示した閾値変動補償回路９５の構成例を示す。
Next, FIG. 17 shows a configuration example of the threshold
この閾値変動補償回路９５は、メモリセルトランジスタの閾値（Ｖth(cell)）とＰ形転送ゲートの閾値（Ｖth-ISO）をそれぞれ補償するための２つの閾値変動補償回路９７，９８により構成される。これらの補償の順序は、どちらの閾値から補償を先に行ってもよい。
The threshold
次に図１８には、前述したＰ形転送ゲート駆動用定電圧発生回路９４及びＰ形転送ゲート駆動回路９２，９３の具体的な構成例を示し説明する。
Next, FIG. 18 shows a specific configuration example of the P-type transfer gate driving constant
このＰ形転送ゲート駆動用定電圧発生回路９４は、メモリセルトランジスタの閾値（Ｖth(cell)）の変動を補償するメモリセル閾値変動補償回路９７及びＰ形転送ゲートの閾値変動を補償する転送ゲート閾値変動補償回路回路９８とで構成される閾値変動補償回路９５と、電流ブースター回路９６とで構成され、その出力電圧（ＶｌＳ０＊）は、Ｐ形転送ゲート駆動回路９２，９３の各トランジスタのソース電極に入力するように接続される。
The P-type transfer gate driving constant
このメモリセル閾値変動補償回路９７は、補償すべきメモリセルのトランジスタと同一回路寸法並びに同一のプロセス条件で製造され、ダイオード接続してノードＮ１に接続されるモニタ用トランジスタ１０１と、このモニタトランジスタの閾値電圧を得るための定電流回路１０２と、入力される基準電圧ＶＲＥＦと出力信号をフィードバックして比較する差動アンプ１０３と、この差動アンプ１０３からの出力信号により駆動するドライバトランジスタ１０４とで構成される。 また、転送ゲート閾値変動補償回路回路９８は、補償すべき転送ゲートのトランジスタと同一回路寸法並びに同一のプロセス条件で製造され、ダイオード接続してノードＮ２に接続されるモニタ用トランジスタ１０５と、このモニタトランジスタの閾値電圧を得るための定電流回路１０６と、入力される基準電圧ＶＢＬＬと定電流回路１０６の出力信号を比較する差動アンプ１０７と、この差動アンプ１０７からの出力信号により駆動するドライバトランジスタ１０８とで構成される。
The memory cell threshold
そして電流ブースター回路９６は、差動アンプ１０９とドライバトランジスタ１１０、及び帰還抵抗Ｒ１で構成される一般的な回路構成であり、その出力電圧ＶｌＳＯ＊は、ＶｌＳＯと同一電圧であるが、電流供給能力が改善された信号を出力する。
The
このように構成されたＰ形転送ゲート駆動用定電圧発生回路９４の動作について説明する。
The operation of the P-type transfer gate driving constant
メモリセル閾値変動補償回路９７において、差動アンプ１０３は、入力基準電圧ＶＲＥＦに基づいて、図中に示すノードＮ１の電圧がＶＲＥＦとなるように、ドライバトランジスタ１０４のゲート電圧を制御する。
In the memory cell threshold
さらにこのトランジスタ１０１から出力された出力電圧（ＶＢＬＬ）は、
ＶＢＬＬ＝ＶＲＥＦ−Ｖth_cell
となる。ここで、Ｖth_cellは、定電流回路１０２で決走される電流を流した場合のセルトランジスタの閾値電圧に相当する。換言すれば、Ｖth_cellの決定には、定電流回路１０２が供給する電流値を適切に設定することが必要になる。前記式により示したＶＢＬＬのように、メモリセル閾値変動補償回路９７が出力する出力電圧ＶＢＬＬは、Ｖth_cellの変動に対して、自己整合的に変動する。
Further, the output voltage (VBLL) output from the
VBLL = VREF-Vth_cell
It becomes. Here, Vth_cell corresponds to the threshold voltage of the cell transistor when the current determined by the constant
このＶＢＬＬが、メモリセル側のビット線の低レベル電圧の典形値に相当するように入力電圧であるＶＲＥＦ値を決定することで、メモリセルトランジスタの閾値変動が補償可能となる。 By determining the VREF value, which is the input voltage, such that VBLL corresponds to a typical value of the low-level voltage of the bit line on the memory cell side, it is possible to compensate for the threshold fluctuation of the memory cell transistor.
例えば、Ｖth_cellが低電圧側に変動した場合、出力される電圧ＶＢＬＬは高くなり、その結果、待機状態にあるメモリセルトランジスタのカット・オフ特性が改善される。 For example, when Vth_cell fluctuates to a lower voltage side, the output voltage VBLL increases, and as a result, the cut-off characteristics of the memory cell transistor in the standby state are improved.
一方、Ｐ形転送ゲートの閾値変動補償回路９８は、前段のメモリセル閾値変動補償回路９７が出力した電圧ＶＢＬＬが入力され、差動アンプ１０７は、ノードＮ２がＶＢＬＬと同一電圧となるようにドライバトランジスタ１０８のゲート電極を制御する。
On the other hand, the threshold voltage
、そのため定電流源１０６に接続され、Ｐ形転送ゲートのＶthのモニタするドライバトランジスタ１０８の出力電圧は、
ＶｌＳＯ＝ＶＢＬＬ−｜Ｖth_ｌＳＯ｜
となる。この場合も、|Ｖth_IＳＯ|は、定電流源１０６で決定される電流値を流した場合のＰ形転送ゲートトランジスタの閾値電圧に相当し、この値の変動に連動して、ＶｌＳＯ電圧も自己整合的に変動する。
Therefore, the output voltage of the
VlSO = VBLL- | Vth_lSO |
It becomes. Also in this case, | Vth_ISO | corresponds to the threshold voltage of the P-type transfer gate transistor when a current value determined by constant
例えば、Ｐ形転送ゲートの閾値電圧の絶対値が小さくなれば、ＶｌＳＯも自己整合的に高くなり、その結果、セル側ビット線の電圧を一定に保時するように動作する。 For example, if the absolute value of the threshold voltage of the P-type transfer gate decreases, VlsO also increases in a self-aligned manner, and as a result, the cell-side bit line operates to keep the voltage constant.
このように、補償すべき２つのトランジスタと同一の回路寸法並ぴに製造プロセス条件で生成される閾値変動モニタ用トランジスタを内蔵した補償回路をそれぞれ独立して構成し、これらを直列に接続することで、それぞれの閾値変動に連動して、生成される出力電圧を自己整合的に補正する高精度の閾値変動補償回路が実現できる。 As described above, compensating circuits each having the same circuit dimensions as the two transistors to be compensated and threshold value fluctuation monitoring transistors generated under manufacturing process conditions are independently configured, and these are connected in series. Thus, a highly accurate threshold fluctuation compensation circuit that corrects the generated output voltage in a self-aligned manner in conjunction with each threshold fluctuation can be realized.
そして閾値変動補償回路９５の出力は、次段の電流ブースター回路９６に入力される。この電流ブースター回路９６により、入力されたＶｌＳＯと同一電圧で電流供給能力が改善された出力電圧ＶｌＳＯ＊が、Ｐ形転送ゲートに出力される。
Then, the output of the threshold
前述した出力電圧ＶｌＳＯ＊の出力インピーダンスを低くすることが、Ｐ形転送ゲート駆動用定電圧発生回路９４の安定化に繋がることから、ドライバトランジスタ１１０は、比較的大きなゲート幅を持つトランジスタで構成されるのが一般的である。
Since lowering the output impedance of output voltage VlSO * described above leads to stabilization of P-type transfer gate driving constant
この様に構成されたＰ形転送ゲート駆動用定電圧発生回路９４によれば、メモリセルトランジスタの閾値変動及び、Ｐ形転送ゲートの閾値変動に対して、自己整合的に補正が可能であり、且つ出力インピーダンスが小さく安定した定電圧の出力信号を得ることが可能となる。その結果、メモリセルのデータ保持特性を劣化させない高性能なＤＲＡＭが実現可能となる。
According to the P-type transfer gate driving constant
以上詳述したように本実施形態により、センスアンプ部のビット線振幅をメモリセルアレイ部のビット線振幅よりも大きくすることで、さらに、センスアンプ部のビット線のプリチャージ電圧とメモリセルアレイ部のビット線のプリチャージ電圧を異なる電圧とすることで、高速なセンス動作、センスマージンの拡大が実現できる。また、今後予想される低電源電圧化に際しても、従来よりも低い電源電圧でも確実なセンス動作が可能となる。 As described in detail above, according to the present embodiment, the bit line amplitude of the sense amplifier unit is made larger than the bit line amplitude of the memory cell array unit, so that the precharge voltage of the bit line of the sense amplifier unit and the memory cell array unit are further increased. By using different precharge voltages for the bit lines, a high-speed sensing operation and an increase in sense margin can be realized. In addition, even when the power supply voltage is expected to be reduced in the future, a reliable sensing operation can be performed even at a power supply voltage lower than the conventional one.
またメモリセルアレイ部のビット線とセンスアンプ部のビット線をＰ形転送ゲートを介して接続する構成により、特別な回路を付加させることなく、従来の構成をわずかに変更するだけで、センスアンプ部の大きなビット線振幅をメモリセルアレイ部の小さなビット線振幅に変換するが可能となる。 Further, the configuration in which the bit line of the memory cell array section and the bit line of the sense amplifier section are connected via a P-type transfer gate allows the sense amplifier section to be slightly changed without adding a special circuit, and by simply changing the conventional configuration. Large bit line amplitude can be converted to a small bit line amplitude in the memory cell array section.
また、Ｐ形センスアンプとＮ形センスアンプをそれぞれＮ形転送ゲート、Ｐ形転送ゲートで分離して配置することで、特別な回路を付加することなく、センスアンプ部での大きなビット線電圧振幅をメモリセルアレイ部での小さなビット線振幅に変換することが可能となる。 In addition, the P-type sense amplifier and the N-type sense amplifier are separated by an N-type transfer gate and a P-type transfer gate, respectively, so that a large bit line voltage amplitude in the sense amplifier unit can be obtained without adding a special circuit. Can be converted to a small bit line amplitude in the memory cell array section.
また、メモリセルが接続されるビット線とセンスアンプが接続されるビット線の間にＰＭＯＳの転送ゲートが挿入され、かつこのＰＭＯＳトランジスタのしきい値落ちを利用して、メモリセル側ビット線の低レベル電圧をセンスアンプ側ビット線の低レベル電圧より高くした事を特徴とするコア回路において、Ｐ形転送ゲート及びメモリセルトランジスタの閾値電圧変動を検知し、前記Ｐ形転送ゲートの駆動電圧の低レベル側の電圧を自己整合的に補正する。さらにＰ形転送ゲート及びメモリセルトランジスタの閾値電圧の変動に対しても、メモリセルのデータ保持特性の劣化を回避することが可能となり、その結果、低電圧動作可能で且つ高性能なＤＲＡＭが実現できる。 Further, a PMOS transfer gate is inserted between the bit line to which the memory cell is connected and the bit line to which the sense amplifier is connected, and the threshold voltage of the PMOS transistor is used to reduce the bit line of the memory cell side bit line. In the core circuit, wherein the low-level voltage is higher than the low-level voltage of the bit line on the sense amplifier side, threshold voltage fluctuations of the P-type transfer gate and the memory cell transistor are detected, and The low-level voltage is corrected in a self-aligned manner. Furthermore, it is possible to avoid the deterioration of the data retention characteristics of the memory cell even when the threshold voltage of the P-type transfer gate and the memory cell transistor fluctuates. As a result, a high-performance DRAM capable of operating at a low voltage is realized. it can.
尚、本発明は前述した各実施形態に限定されるものではなく、要旨を逸脱しない範囲で、種々に変形して実施することができる。 The present invention is not limited to the above-described embodiments, and can be implemented with various modifications without departing from the scope of the invention.
また、本実施形態では、ＤＲＡＭを中心として説明したが、本発明はメモリセル情報を検知・増幅するビット線センスアンプが接続されるビット線とメモリセルが接続されるビット線との間にＰＭＯＳ転送ゲートを挿入し、このゲートの閾値落ち（Ｖth落ち）を利用した構成を持つＰＲＯＭ等、他のメモリにおいても適応可能である。 In the present embodiment, the DRAM has been mainly described. However, the present invention relates to a method in which a PMOS is provided between a bit line to which a bit line sense amplifier for detecting and amplifying memory cell information is connected and a bit line to which a memory cell is connected. The present invention is applicable to other memories such as a PROM having a configuration in which a transfer gate is inserted and a threshold value (Vth drop) of the gate is used.
次に図１９は、本発明による第１０の実施形態に係る半導体記憶装置におけるビット線イコライズ回路の等価回路を示し、ビット線イコライズ回路を全てＰ形トランジスタで形成したものである。 Next, FIG. 19 shows an equivalent circuit of a bit line equalizing circuit in a semiconductor memory device according to a tenth embodiment of the present invention, in which all the bit line equalizing circuits are formed by P-type transistors.
本実施形態は、Ｐ形トランジスタ１１１からなるイコライズ回路ＳＨＲＴと、Ｐ形トランジスタ１１２，１１３からなるプリチャージ回路ＰＲＣＨにより構成される。またそれぞれの信号線は、“ＢＬ”はビット線を、“ｂＢＬ”はＢＬと対を成すビット線を、“ＢＬ-pair ”はビット線対を、“ＥＱＬ”はビット線イコライザ制御信号線を、“ＶＢＬ”はプリチャージ電位供給線を示す。
This embodiment includes an equalizing circuit SHRT including a P-
このイコライズ回路ＳＨＲＴを構成するＰ形トランジスタ１１１のドレイン電極は、ＢＬに接続され、ソース電極はｂＢＬに接続され、ゲート電極はＥＱＬに接続される。またプリチャージ回路ＰＲＣＨを構成するＰ形トランジスタ１１２及び１１３のそれぞれのドレイン電極は、それぞれビット線対ＢＬとｂＢＬに接続され、それぞれのソース電極はＶＢＬに接続される。
The drain electrode of the P-
次に、本実施形態のビット線イコライズ回路の動作を説明する。 Next, the operation of the bit line equalizing circuit of the present embodiment will be described.
ビット線イコライザ制御信号線ＥＱＬの電位がＨigh レベル（一般的にはＶcc）である時には、ビット線イコライズ回路は、不活性の状態にある。 When the potential of the bit line equalizer control signal line EQL is at the High level (generally Vcc), the bit line equalizing circuit is in an inactive state.
メモリセルへの情報の書き込み若しくは、再書き込みが行われた後、ＥＱＬの電位がＬowレベル（一般的にはＶss）にされ、ビット線イコライズ回路が活性化される。ビット線イコライズ回路が活性化される直前に、ビット線ＢＬの電位がＶcc、ｂＢＬの電位がＶssになっていたと仮定すると、Ｐ形トランジスタ１１１によってビット線対ＢＬとｂＢＬは短絡されるため、理想的にはビット線対ＢＬとｂＢＬの電位はそれぞれ（Ｖcc＋Ｖss）／２となる。
After writing or rewriting of information to the memory cell, the potential of EQL is set to the Low level (generally Vss), and the bit line equalizing circuit is activated. Assuming that the potential of the bit line BL is Vcc and the potential of bBL is Vss immediately before the activation of the bit line equalizing circuit, the bit line pair BL and bBL are short-circuited by the P-
これは、一般的なプリチャージ電位であるＶcc／２に等しい。ビット線対ＢＬとｂＢＬの電位がそれぞれＶcc、Ｖssとなっていない場合や、製造プロセスのばらつきなどの原因によって、ビット線対ＢＬとｂＢＬの容量に差がある場合などには、Ｐ形トランジスタ１１１のみでは、ビット線対ＢＬとｂＢＬの電位は、プリチャージ電位とはならないため、プリチャージ用トランジスタ１１２及び１１３によってビット線対ＢＬとｂＢＬの電位をプリチャージ電位にすることになる。
This is equal to the general precharge potential Vcc / 2. If the potentials of the bit line pair BL and bBL are not Vcc and Vss, respectively, or if there is a difference in the capacitance between the bit line pair BL and bBL due to a variation in the manufacturing process, the P-
また、プリチャージ電位をＶcc／２としていない場合にも同様である。ビット線イコライズ終了後、ＥＱＬの電位はＨigh レベルに戻される。また、これに加えて、本実施形態のプリチャージ回路ＰＲＣＨは、Ｐ形トランジスタで構成されているため、トランジスタ１１２と１１３が電流制限回路の役目をも果たすこととなる。
The same applies when the precharge potential is not set to Vcc / 2. After the end of the bit line equalization, the potential of the EQL is returned to the High level. In addition, since the precharge circuit PRCH of the present embodiment is formed of a P-type transistor, the
以上のように本実施形態では、プリチャージ回路ＰＲＣＨが全てＰ形トランジスタで構成されている。従って、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨのと間に電流制限回路を別途設置する必要がない。 As described above, in the present embodiment, all of the precharge circuits PRCH are configured by P-type transistors. Therefore, it is not necessary to separately provide a current limiting circuit between the precharge potential supply line VBL and the precharge circuit PRCH.
本実施形態は、ビット線イコライズ回路を例として説明したが、勿論センスアンプ駆動線イコライズ回路や、データ線イコライズ回路においても同様に実施することができる。 Although the present embodiment has been described by taking the bit line equalizing circuit as an example, it is needless to say that the present invention can be similarly applied to a sense amplifier driving line equalizing circuit and a data line equalizing circuit.
次に図２０は、本発明による第１１の実施形態に係るビット線イコライズ回路の等価回路を示し、カラムリダンダンシによる救済単位毎に、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を設けた構成例である。 Next, FIG. 20 shows an equivalent circuit of the bit line equalizing circuit according to the eleventh embodiment of the present invention, in which a connection between the precharge potential supply line VBL and the precharge circuit PRCH is provided for each unit of relief by column redundancy. It is a structural example.
前述した第１０の実施形態の構成では１ビット線対であったが、本実施形態の構成では、カラムリダンダンシの救済単位が２ビット線対と仮定して、２つのビット線対毎にプリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を行っている。またカラムリダンダンシの救済単位が本実施形態と異なる場合においても同様に実施することができる。即ち、ビット線対ＢＬが３ビット線対の場合は、カラムリダンダンシの救済単位を３ビット線対として、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を設ける。 In the configuration of the tenth embodiment described above, one bit line pair is used. However, in the configuration of the present embodiment, assuming that the repair unit of the column redundancy is a two bit line pair, a precharge is performed for every two bit line pairs. The connection between the potential supply line VBL and the precharge circuit PRCH is established. Further, the present invention can be similarly carried out even when the repair unit of the column redundancy is different from that of the present embodiment. That is, when the bit line pair BL is a 3-bit line pair, a connection between the precharge potential supply line VBL and the precharge circuit PRCH is provided with the unit of column redundancy repair being a 3-bit line pair.
次に、図２１は、本発明による第１２の実施形態に係るビット線イコライズ回路の等価回路を示し、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨとの間に電流制限回路を設けた構成例である。 Next, FIG. 21 shows an equivalent circuit of a bit line equalizing circuit according to a twelfth embodiment of the present invention, in which a current limiting circuit is provided between a precharge potential supply line VBL and a precharge circuit PRCH. It is.
このビット線イコライズ回路は、Ｐ形トランジスタ１１７で構成される電流制限回路ＬＭＴが、プリチャージ回路ＰＲＣＨのＰ形トランジスタ１１２，１１３のそれぞれのソース電極に接続され、また、“ＶＬＭＴ”は、電流制限回路制御線を示している。
In this bit line equalizing circuit, a current limiting circuit LMT composed of a P-
この構成において、電流制限回路ＬＭＴ（Ｐ形トランジスタ１１７）を流れることのできる最大電流は、電流制限回路制御線ＶＬＭＴにより印加される信号によりＰ形トランジスタ１１７を駆動することにより制御することが可能である。本実施形態では、ビット線イコライズ回路を例として説明したが、センスアンプ駆動線イコライズ回路や、データ線イコライズ回路においても同様に用いることができる。
In this configuration, the maximum current that can flow through the current limiting circuit LMT (P-type transistor 117) can be controlled by driving the P-
次に図２２は、本発明による第１３の実施形態に係るビット線イコライズ回路の等価回路を示し、カラムリダンダンシによる救済単位毎にＰ形トランジスタ１１７からなる電流制限回路を設けた構成例である。この電流制限回路をカラムリダンダンシの救済単位毎に共有することで、電流制限回路の設置面積が削減可能となる。
Next, FIG. 22 shows an equivalent circuit of the bit line equalizing circuit according to the thirteenth embodiment of the present invention, which is a configuration example in which a current limiting circuit composed of a P-
この構成では、カラムリダンダンシの救済単位が２ビット線対と仮定して、２つのビット線対毎にプリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を行っているが、カラムリダンダンシの救済単位が本実施形態と異なる場合にも同様に実施できる。 In this configuration, the precharge potential supply line VBL and the precharge circuit PRCH are connected for every two bit line pairs, assuming that the repair unit of the column redundancy is a 2-bit line pair. Can be implemented in the same manner even when this is different from the present embodiment.
次に図２３は、本発明による第１４の実施形態に係るビット線イコライズ回路の等価回路を示し、イコライズ回路ＳＨＲＴをＮ形トランジスタ１１９で構成し、プリチャージ回路ＰＲＣＨをＰ形トランジスタ１１２，１１３で構成した例である。
Next, FIG. 23 shows an equivalent circuit of a bit line equalizing circuit according to a fourteenth embodiment of the present invention. The equalizing circuit SHRT is formed by an N-
一般的には、再書き込み／書き込み後のビット線ＢＬの電位がＶcc、ビット線ｂＢＬの電位がＶss、ＶＢＬの電位がＶcc／２と設定されることが多い。この場合、ビット線のイコライズ動作時には、イコライズ回路ＳＨＲＴには大きな電流を流す必要があるが、プリチャージ回路ＰＲＣＨはイコライズ時のビット線電位の補正が主な役目であるので、さほど大きな電流を流す必要がない。ここで、一般的には、同一のチャネル幅をもつＮ形トランジスタとＰ形トランジスタでは、Ｎ形トランジスタの方が電流駆動能力が大きい。 Generally, the potential of the bit line BL after rewriting / writing is set to Vcc, the potential of the bit line bBL is set to Vss, and the potential of VBL is often set to Vcc / 2. In this case, at the time of the equalizing operation of the bit line, a large current needs to flow to the equalizing circuit SHRT, but the precharge circuit PRCH mainly corrects the bit line potential at the time of the equalizing, so that a large current flows. No need. Here, in general, among the N-type transistor and the P-type transistor having the same channel width, the N-type transistor has a larger current driving capability.
そこで、本実施形態では、大きな電流を流す必要のあるイコライズ回路ＳＨＲＴは、Ｎ形トランジスタ１１９で構成した。また、プリチャージ回路ＰＲＣＨをＰ形トランジスタ１１２，１１３で構成することにより、プリチャージ回路ＰＲＣＨに電流制限回路の機能を加えることが可能であるため、本実施形態ではプリチャージ回路ＰＲＣＨをＰ形トランジスタで構成した。
Therefore, in the present embodiment, the equalizing circuit SHRT that needs to flow a large current is constituted by the N-
本実施形態は、ビット線イコライズ回路の例であったが、センスアンプ駆動線イコライズ回路や、データ線イコライズ回路においても同様に実施することができる。 Although the present embodiment is an example of a bit line equalizing circuit, the present invention can be similarly applied to a sense amplifier driving line equalizing circuit and a data line equalizing circuit.
次に図２４は、本発明による第１５の実施形態に係るビット線イコライズ回路の等価回路を示し、カラムリダンダンシによる救済単位毎にプリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨを接続した構成例である。 Next, FIG. 24 shows an equivalent circuit of a bit line equalizing circuit according to a fifteenth embodiment of the present invention, which is a configuration example in which a precharge potential supply line VBL and a precharge circuit PRCH are connected for each unit of relief by column redundancy. is there.
この構成では、カラムリダンダンシの救済単位が２ビット線対と仮定して２つのビット線対毎にプリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を行っているが、カラムリダンダンシの救済単位が本実施形態と異なる場合にも同様に実施することができる。 In this configuration, the precharge potential supply line VBL and the precharge circuit PRCH are connected for every two bit line pairs, assuming that the repair unit for column redundancy is a 2-bit line pair, but the repair unit for column redundancy is The present invention can be similarly implemented in a case different from the present embodiment.
図２５は、本発明による第１６の実施形態に係るビット線イコライズ回路の等価回路を示し、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨとの間に電流制限回路ＬＭＴを設けた構成例である。 FIG. 25 shows an equivalent circuit of a bit line equalizing circuit according to a sixteenth embodiment of the present invention, which is a configuration example in which a current limiting circuit LMT is provided between a precharge potential supply line VBL and a precharge circuit PRCH. .
この電流制限回路ＬＭＴは、Ｐ形トランジスタ１１７で構成され、このトランジスタ１１７を流れることのできる最大電流は、電流制限回路制御線ＶＬＭＴで制御することが可能である。
The current limiting circuit LMT includes a P-
本実施形態は、ビット線イコライズ回路の例について説明したが、センスアンプ駆動線イコライズ回路や、データ線イコライズ回路においても同様に実施することができる。 In the present embodiment, an example of the bit line equalizing circuit has been described. However, the present invention can be similarly applied to a sense amplifier driving line equalizing circuit and a data line equalizing circuit.
図２６は、本発明による第１７の実施形態に係るビット線イコライズ回路の等価回路を示し、カラムリダンダンシによる救済単位毎に電流制限回路を設けた例である。 FIG. 26 shows an equivalent circuit of the bit line equalizing circuit according to the seventeenth embodiment of the present invention, in which a current limiting circuit is provided for each repair unit by column redundancy.
この構成は、Ｐ形トランジスタ１１７からなる電流制限回路ＬＭＴをカラムリダンダンシの救済単位毎に共有させており、電流制限回路ＬＭＴの設置面積が削減可能となる。本実施形態では、カラムリダンダンシの救済単位が２ビット線対と仮定して、２つのビット線対毎に、プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を行っているが、カラムリダンダンシの救済単位が本実施形態と異なる場合にも同様に実施することができる。
In this configuration, the current limiting circuit LMT including the P-
以上説明したように、第１０乃至第１７の実施形態によれば、ビット線やセンスアンプ駆動線などのプリチャージ回路をＰ形トランジスタで構成することで、貫通電流を制限する電流制限回路の機能をプリチャージ回路にもたせ、レイアウト面積の縮小が可能となる。 As described above, according to the tenth to seventeenth embodiments, the function of the current limiting circuit for limiting the through current is achieved by configuring the precharge circuits such as the bit lines and the sense amplifier drive lines with P-type transistors. In the precharge circuit, and the layout area can be reduced.
図２７は、本発明による第１８の実施形態の係るダイナミック型ＲＡＭ（ＤＲＡＭ）のブロック構成を示す図である。前述した図１に示したＤＲＡＭの変形例である。 FIG. 27 is a diagram showing a block configuration of a dynamic RAM (DRAM) according to the eighteenth embodiment of the present invention. This is a modification of the DRAM shown in FIG. 1 described above.
この構成においては、図１の構成に比べて、ビット線イコライザ５は、Ｐ形転送ゲート３の反対側（センスアンプ部２側）に配置され、また、センスアンプ部２は、カラムセレクタ４の反対側、つまり、新たに配置されたビット線イコライザ５との間に配置される。さらにカラムデコーダ６は、カラムセレクタ４を制御するように反対側に移動し、カラムセレクタ４に直接接続する。
In this configuration, the bit line equalizer 5 is arranged on the opposite side (the side of the sense amplifier unit 2) of the P-
このような構成において、前述した図１に示した構成のＤＲＡＭと同等の効果が得られる。 In such a configuration, an effect equivalent to that of the DRAM having the configuration shown in FIG. 1 is obtained.
以上説明したように、第１０乃至第１８の実施形態によれば、ビット線やセンスアンプ駆動線などのプリチャージ回路をＰ形トランジスタで構成することで、貫通電流を制限する電流制限回路の機能をプリチャージ回路にもたせ、レイアウト面積の縮小が可能となる。 As described above, according to the tenth to eighteenth embodiments, the function of the current limiting circuit for limiting the shoot-through current is achieved by configuring the precharge circuits such as the bit lines and the sense amplifier drive lines with P-type transistors. In the precharge circuit, and the layout area can be reduced.
尚、本発明は、以下の発明を含んでいる。 The present invention includes the following inventions.
（１）データを電気的に記録、読み出し可能なメモリセルが２次元的に配置され、前記各メモリセルは、交差して配線される複数のビット線対と複数のワード線とのそれぞれ１線に接続され形成されるメモリアセルレイ部を有する半導体記憶装置において、
前記各ビット線に設けられるＰＭＯＳトランジスタからなる転送ゲートと、
前記転送ゲートを介して、前記メモリセルに記憶されるデータの検知及び増幅を行うセンスアンプ部とを具備し、
前記メモリセルアレイ部に接続されるビット線に印加される信号の低電位側の電圧振幅が、前記センスアンプ部に接続されるビット線に印加される信号の低圧側の電圧振幅とは、前記ＰＭＯＳトランジスタの閾値電圧分高くなることを特徴とする半導体記憶装置。
(1) Memory cells capable of electrically recording and reading data are two-dimensionally arranged, and each of the memory cells includes one pair of a plurality of bit line pairs and a plurality of word lines that are crossed and wired. In a semiconductor memory device having a memory cell array portion formed by being connected to
A transfer gate comprising a PMOS transistor provided on each of the bit lines;
A sense amplifier unit that detects and amplifies data stored in the memory cell via the transfer gate,
The voltage amplitude on the low potential side of the signal applied to the bit line connected to the memory cell array unit is the same as the voltage amplitude on the low voltage side of the signal applied to the bit line connected to the sense amplifier unit. A semiconductor memory device which is higher by a threshold voltage of a transistor.
（２）データを電気的に記録、読み出し可能なメモリセルが２次元的に配置され、前記各メモリセルは、交差して配線される複数のビット線対と複数のワード線とのそれぞれ１線に接続され形成されるメモリセルアレイ部を有する半導体記憶装置において、
前記各ビット線に設けられるＮＭＯＳトランジスタからなる転送ゲートと、
前記転送ゲートを介して、前記メモリセルに記憶されるデータの検知及び増幅を行うセンスアンプ部とを具備し、
前記メモリセルアレイ部に接続されるビット線に印加される信号の高電位側の電圧振幅が、前記センスアンプ部に接続されるビット線に印加される信号の低圧側の電圧振幅とは、前記ＮＭＯＳトランジスタの閾値電圧分低くなることを特徴とする半導体記憶装置。
(2) Memory cells capable of electrically recording and reading data are two-dimensionally arranged, and each of the memory cells includes one pair of a plurality of bit line pairs and a plurality of word lines which are wired in an intersecting manner. A semiconductor memory device having a memory cell array portion connected and formed in
A transfer gate comprising an NMOS transistor provided on each of the bit lines;
A sense amplifier unit that detects and amplifies data stored in the memory cell via the transfer gate,
The voltage amplitude on the high potential side of the signal applied to the bit line connected to the memory cell array unit is equal to the voltage amplitude on the low voltage side of the signal applied to the bit line connected to the sense amplifier unit. A semiconductor memory device which is lower by a threshold voltage of a transistor.
（３）データを電気的に記録、読み出し可能なメモリセルが２次元的に配置され、前記各メモリセルは、交差して配線される複数のビット線対と複数のワード線とのそれぞれ１線に接続され形成される、複数のメモリセルアレイ部を有する半導体記憶装置において、
前記メモリセルアレイ部間に、前記各ビット線に設けられるＰＭＯＳトランジスタからなる第１，第２の転送ゲートと、
前記第１，第２の転送ゲート間に設けられて共有され、互いの前記メモリセルに記憶するデータの検知及び増幅を行う１つのセンスアンプ部とを具備し、
前記メモリセルアレイ部に接続されるビット線に印加される信号の高電位側の電圧振幅が、前記センスアンプ部に接続されるビット線に印加される信号の低圧側の電圧振幅とは、前記ＰＭＯＳトランジスタの閾値電圧分低くなることを特徴とする半導体記憶装置。
(3) Memory cells capable of electrically recording and reading data are two-dimensionally arranged, and each of the memory cells has one line of a plurality of bit line pairs and a plurality of word lines which are crossed and wired. In a semiconductor memory device having a plurality of memory cell array portions formed and connected to
First and second transfer gates formed of PMOS transistors provided for the respective bit lines between the memory cell array units;
A sense amplifier unit provided between the first and second transfer gates and shared to detect and amplify data stored in the memory cells;
The voltage amplitude on the high potential side of the signal applied to the bit line connected to the memory cell array unit is the same as the voltage amplitude on the low voltage side of the signal applied to the bit line connected to the sense amplifier unit. A semiconductor memory device which is lower by a threshold voltage of a transistor.
（４）データを電気的に記録、読み出し可能なメモリセルが２次元的に配置され、前記各メモリセルは交差して配線された複数のビット線対と複数のワード線とのそれぞれ１線に接続され形成されるメモリセルアレイ部を有し、各々の前記ビット線対に接続される転送ゲートを介して、前記メモリセルに記憶されるデータの検知及び増幅を行うセンスアンプ部が設けられた半導体記憶装置において、 前記転送ゲートを駆動させる転送ゲート駆動手段と、
前記半導体記憶装置内に形成される所定のトランジスタの閾値変動を検知し、予め定めた閾値の相当する基準電位と比較し、
その比較結果による増減を前記転送ゲートにフィードバック制御し、転送ゲートが出力する駆動用出力を補償制御する手段とを備えることを特徴とする半導体記憶装置。
(4) Memory cells capable of electrically recording and reading data are two-dimensionally arranged, and each of the memory cells is connected to one of a plurality of bit line pairs and a plurality of word lines crossed and arranged. A semiconductor having a memory cell array portion connected and formed, and a sense amplifier portion for detecting and amplifying data stored in the memory cell via a transfer gate connected to each bit line pair. In the storage device, transfer gate driving means for driving the transfer gate;
Detecting a threshold variation of a predetermined transistor formed in the semiconductor storage device and comparing the variation with a reference potential corresponding to a predetermined threshold;
Means for feedback-controlling the increase / decrease due to the comparison result to the transfer gate, and for compensating and controlling the driving output output from the transfer gate.
１，１１…メモリセルアレイ部、２，１４…センスアンプ部、３，１２，１３…Ｐ形転送ゲート、４…ビット線カラム選択ゲート、５…イコライズ回路、６…カラムデコーダ、７…ロウデコーダ、１５，１６…メモリセル、１７…Ｎ形センスアンプ、１８…Ｐ形センスアンプ、９２，９３…Ｐ形転送ゲート駆動回路、９４…Ｐ形転送ゲート駆動用定電圧発生回路、９５…閾値変動補償回路、９６…電流ブースター回路、９７，９８…閾値変動補償回路、ＢＬ(S/A)，ＢＬ(S/A)Bar，ＢＬ(Array)，ＢＬ(Array)Bar…ビット線、ＳＡＮBar…Ｎ形センスアンプ駆動線、ＳＡＰ…Ｐ形センスアンプ駆動線、ＷＬ0，ＷＬ1…ワード線、ＤＱ,ＤＱBar…ＤＱ線対、ＥＱＬ…イコライズ制御信号線。 1, 11: memory cell array section, 2, 14: sense amplifier section, 3, 12, 13: P-type transfer gate, 4: bit line column selection gate, 5: equalize circuit, 6: column decoder, 7: row decoder, 15, 16: memory cell, 17: N-type sense amplifier, 18: P-type sense amplifier, 92, 93: P-type transfer gate drive circuit, 94: P-type transfer gate drive constant voltage generation circuit, 95: threshold fluctuation compensation Circuit, 96: current booster circuit, 97, 98: threshold fluctuation compensation circuit, BL (S / A), BL (S / A) Bar, BL (Array), BL (Array) Bar: bit line, SANBar: N-type Sense amplifier drive line, SAP: P-type sense amplifier drive line, WL0, WL1 ... word line, DQ, DQBar ... DQ line pair, EQL ... equalize control signal line.
Claims (21)
前記相補線対を成す第１の信号線と第２の信号線と、
前記第１の信号線と前記第２の信号線にそれぞれプリチャージ電位を供給するプリチャージ電位供給線と、
前記第１の信号線と前記第２の信号線との間に設置されたイコライズ回路と、 前記第１の信号線と前記プリチャージ電位供給線との間に設置された第１のプリチャージ回路と、
前記第２の信号線と前記プリチャージ電位供給線との間に設置された第２のプリチャージ回路と、を具備し、
同一カラム内で前記第１のイコライズ回路を構成するトランジスタと、前記第１のプリチャージ回路を組成するトランジスタと、前記第２のプリチャージ回路を構成するトランジスタのうち、少なくとも１つ以上がＰ形トランジスタから成ることを特徴とする半導体記憶装置。 A plurality of memory cells capable of electrically recording and reading data are arranged, and a complementary cell pair is provided with a memory cell array portion connected to each memory cell,
A first signal line and a second signal line forming the complementary line pair,
A precharge potential supply line for supplying a precharge potential to each of the first signal line and the second signal line;
An equalizing circuit provided between the first signal line and the second signal line; and a first precharge circuit provided between the first signal line and the precharge potential supply line. When,
A second precharge circuit provided between the second signal line and the precharge potential supply line,
In the same column, at least one or more of a transistor forming the first equalizing circuit, a transistor forming the first precharge circuit, and a transistor forming the second precharge circuit are P-type. A semiconductor memory device comprising a transistor.
前記第１のプリチャージ回路を組成するトランジスタと、
前記第２のプリチャージ回路を構成するトランジスタのうち、Ｐ型トランジスタから成る回路が、Ｐ型トランジスタから成る転送ゲートと、同一のウェル領域に配置されていることを特徴とする請求項１記載の半導体記憶装置。 A transistor constituting the first equalizing circuit;
A transistor constituting the first precharge circuit;
2. The transistor according to claim 1, wherein, of the transistors constituting the second precharge circuit, a circuit comprising a P-type transistor is arranged in the same well region as a transfer gate comprising a P-type transistor. Semiconductor storage device.
前記第１の信号線と前記第１の信号線とが共にビット線であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。 In the complementary line pair,
5. The semiconductor memory device according to claim 1, wherein both the first signal line and the first signal line are bit lines.
前記第１の信号線と前記第２の信号線とが前記メモリセルにデータを記録、読み出しを行うデータ線であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。 In the complementary line pair,
5. The semiconductor memory according to claim 1, wherein the first signal line and the second signal line are data lines for recording and reading data in and from the memory cell. apparatus.
前記第２のプリチャージ回路と前記第１のプリチャージ電位供給線の間に第２の電流制限回路が設置されることを特徴とする請求項２乃至４のいずれか１つに記載の半導体記憶装置。 A first current limiting circuit is provided between the first precharge circuit and the first precharge potential supply line;
5. The semiconductor memory according to claim 2, wherein a second current limiting circuit is provided between the second precharge circuit and the first precharge potential supply line. 6. apparatus.
カラムリダンダンシの置き換え単位毎に、前記第１及び第２の電流制限回路が設置されることを特徴とする請求項１０に記載の半導体記憶装置。 In the semiconductor memory device,
11. The semiconductor memory device according to claim 10, wherein the first and second current limiting circuits are provided for each replacement unit of the column redundancy.
カラムリダンダンシの置き換え単位毎に、前記第１の電流制限回路が設置されることを特徴とする請求項１１に記載の半導体記憶装置。 In the semiconductor memory device,
12. The semiconductor memory device according to claim 11, wherein the first current limiting circuit is provided for each replacement unit of the column redundancy.
カラムリダンダンシの置き換え単位毎に、前記第１のプリチャージ回路と前記第２のプリチャージ回路と前記第１の電流制限回路と前記第２の電流制限回路とが同一の素子領域中に設置されることを特徴とする請求項１３に記載の半導体記憶装置。 In the semiconductor memory device,
The first precharge circuit, the second precharge circuit, the first current limiting circuit, and the second current limiting circuit are provided in the same element region for each column redundancy replacement unit. 14. The semiconductor memory device according to claim 13, wherein:
カラムリダンダンシの置き換え単位毎に、前記第１のプリチャージ回路と前記第２のプリチャージ回路と前記第１の電流制限回路とが同一の素子領域中に設置されることを特徴とする請求項１４に記載の半導体記憶装置。 In the semiconductor memory device,
15. The method according to claim 14, wherein the first precharge circuit, the second precharge circuit, and the first current limiting circuit are provided in the same element region for each replacement unit of the column redundancy. 5. The semiconductor memory device according to claim 1.
カラムリダンダンシの置き換え単位毎に、前記第１のイコライズ回路と前記第１のプリチャージ回路と前記第２のプリチャージ回路と前記第１の電流制限回路とが同一の素子領域中に設置されることを特徴とする請求項１４に記載の半導体記憶装置。 In the semiconductor memory device,
The first equalizing circuit, the first precharge circuit, the second precharge circuit, and the first current limiting circuit are provided in the same element region for each column redundancy replacement unit. 15. The semiconductor memory device according to claim 14, wherein:
前記第１のプリチャージ回路を構成する前記トランジスタのゲート長と前記第２のプリチャージ回路を構成する前記トランジスタのゲート長は、前記イコライズ回路を構成する前記トランジスタのゲート長よりも長いことを特徴とする請求項２乃至４のいずれか１つに記載の半導体記憶装置。 In the semiconductor memory device,
A gate length of the transistor forming the first precharge circuit and a gate length of the transistor forming the second precharge circuit are longer than a gate length of the transistor forming the equalizing circuit. The semiconductor memory device according to claim 2, wherein
前記電流制限回路を構成する前記トランジスタのゲート長は、前記イコライズ回路を構成するトランジスタのゲート長よりも長いことを特徴とする請求項９に記載の半導体記憶装置。 In the semiconductor memory device,
10. The semiconductor memory device according to claim 9, wherein a gate length of the transistor forming the current limiting circuit is longer than a gate length of a transistor forming the equalizing circuit.
前記第１のプリチャージ回路を構成する前記トランジスタのゲート長と前記第２のプリチャージ回路を構成する前記トランジスタのゲート長は、前記イコライズ回路を構成する前記トランジスタのゲート長よりも長いことを特徴とする請求項１９に記載の半導体記憶装置。 In the semiconductor memory device,
A gate length of the transistor forming the first precharge circuit and a gate length of the transistor forming the second precharge circuit are longer than a gate length of the transistor forming the equalizing circuit. 20. The semiconductor memory device according to claim 19, wherein:
前記第１のプリチャージ回路を構成する前記トランジスタのゲート長は、前記電流制限回路を構成する前記トランジスタのゲート長と同じであって、及び前記第２のプリチャージ回路を構成する前記トランジスタのゲート長は、前記電流制限回路を構成する前記トランジスタのゲート長と同じであることを特徴とする請求項２０に記載の半導体記憶装置。 In the semiconductor memory device,
The gate length of the transistor that forms the first precharge circuit is the same as the gate length of the transistor that forms the current limiting circuit, and the gate of the transistor that forms the second precharge circuit 21. The semiconductor memory device according to claim 20, wherein a length is the same as a gate length of the transistor constituting the current limiting circuit.
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Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500573A (en) * | 1983-12-02 | 1986-03-27 | アメリカン テレフオン アンド テレグラフ カムパニ− | semiconductor memory |
| JPS6449195A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Synchronizing type storage device |
| JPH01223692A (en) * | 1988-03-01 | 1989-09-06 | Oki Electric Ind Co Ltd | Semiconductor memory device |
| JPH03209690A (en) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | Data line precharging level connecting circuit |
| JPH03278396A (en) * | 1990-03-27 | 1991-12-10 | Nec Corp | Semiconductor memory device |
| JPH04195796A (en) * | 1990-11-28 | 1992-07-15 | Samsung Electron Co Ltd | Semiconductor memory device |
| JPH04258883A (en) * | 1991-02-12 | 1992-09-14 | Fujitsu Ltd | Semiconductor memory device |
| JPH06140592A (en) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPH06150656A (en) * | 1992-11-10 | 1994-05-31 | Sharp Corp | Semiconductor memory device |
| JPH06349276A (en) * | 1993-06-10 | 1994-12-22 | Fujitsu Ltd | Semiconductor memory |
| JPH08263983A (en) * | 1995-03-13 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | Dynamic ram with bit-line precharging current limiter |
| JPH10312685A (en) * | 1997-03-11 | 1998-11-24 | Toshiba Corp | Semiconductor memory device |
| JPH11149793A (en) * | 1997-11-14 | 1999-06-02 | Toshiba Corp | Semiconductor storage |
-
2003
- 2003-12-08 JP JP2003409364A patent/JP2004164843A/en active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500573A (en) * | 1983-12-02 | 1986-03-27 | アメリカン テレフオン アンド テレグラフ カムパニ− | semiconductor memory |
| JPS6449195A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Synchronizing type storage device |
| JPH01223692A (en) * | 1988-03-01 | 1989-09-06 | Oki Electric Ind Co Ltd | Semiconductor memory device |
| JPH03209690A (en) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | Data line precharging level connecting circuit |
| JPH03278396A (en) * | 1990-03-27 | 1991-12-10 | Nec Corp | Semiconductor memory device |
| JPH04195796A (en) * | 1990-11-28 | 1992-07-15 | Samsung Electron Co Ltd | Semiconductor memory device |
| JPH04258883A (en) * | 1991-02-12 | 1992-09-14 | Fujitsu Ltd | Semiconductor memory device |
| JPH06140592A (en) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPH06150656A (en) * | 1992-11-10 | 1994-05-31 | Sharp Corp | Semiconductor memory device |
| JPH06349276A (en) * | 1993-06-10 | 1994-12-22 | Fujitsu Ltd | Semiconductor memory |
| JPH08263983A (en) * | 1995-03-13 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | Dynamic ram with bit-line precharging current limiter |
| JPH10312685A (en) * | 1997-03-11 | 1998-11-24 | Toshiba Corp | Semiconductor memory device |
| JPH11149793A (en) * | 1997-11-14 | 1999-06-02 | Toshiba Corp | Semiconductor storage |
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