JPH01222489A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01222489A JPH01222489A JP63045788A JP4578888A JPH01222489A JP H01222489 A JPH01222489 A JP H01222489A JP 63045788 A JP63045788 A JP 63045788A JP 4578888 A JP4578888 A JP 4578888A JP H01222489 A JPH01222489 A JP H01222489A
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Landscapes
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特にシリコン基板上に炭化シリ
コン（ＳｉＣ）をエピタキシャル成長し、このＳｉＣを
用いて集積回路が形成されたチップ中にブリッジ構造の
加速度または圧力センサを形成する方法に関し、 単結晶シリコン基板の結晶性を利用する加速度センサな
どの製造において、機械的強度に優れ、がっ、同センサ
の製造においてエツチングを制御性良く行うことのでき
る半導体装置の製造方法を提供することを目的とし、 加速度または圧力センサの製造において、シリコン基板
上に炭化シリコン（ＳｉＣ）膜をエピタキシャル成長す
る工程、前記ＳｉＣ膜をエツチングして抵抗体部分を形
成する工程、抵抗体部分をマスクとして抵抗体部分の下
のシリコンを除去して抵抗体部分のブリッジを形成する
工程、および抵抗体部分の両端から配線を形成する工程
を含むことを特徴とする半導体装置の製造方法を含み構
成する。
コン（ＳｉＣ）をエピタキシャル成長し、このＳｉＣを
用いて集積回路が形成されたチップ中にブリッジ構造の
加速度または圧力センサを形成する方法に関し、 単結晶シリコン基板の結晶性を利用する加速度センサな
どの製造において、機械的強度に優れ、がっ、同センサ
の製造においてエツチングを制御性良く行うことのでき
る半導体装置の製造方法を提供することを目的とし、 加速度または圧力センサの製造において、シリコン基板
上に炭化シリコン（ＳｉＣ）膜をエピタキシャル成長す
る工程、前記ＳｉＣ膜をエツチングして抵抗体部分を形
成する工程、抵抗体部分をマスクとして抵抗体部分の下
のシリコンを除去して抵抗体部分のブリッジを形成する
工程、および抵抗体部分の両端から配線を形成する工程
を含むことを特徴とする半導体装置の製造方法を含み構
成する。
本発明は、半導体装置の製造方法、特にシリコン基板上
に炭化シリコン（ＳｉＣ）をエピタキシャル成長し、こ
のＳｉＣを用いて集積回路が形成されたチップ中にブリ
ッジ構造の加速度または圧力センサを形成する方法に関
する。
に炭化シリコン（ＳｉＣ）をエピタキシャル成長し、こ
のＳｉＣを用いて集積回路が形成されたチップ中にブリ
ッジ構造の加速度または圧力センサを形成する方法に関
する。
電子回路とセンサとを集積回路技術を用いて同時に同一
チップ内に作り込む技術は知られている。
チップ内に作り込む技術は知られている。
加速度センサを示す第３図の断面図を参照すると、３１
は例えば６００μｍの厚さのシリコン基板（シリコンウ
ェハ）、３２は同基板に高濃度に不純物を拡散して形成
した高濃度不純物領域、３３は絶縁膜（５ｉ０２膜）、
３４は配線を示す。シリコン基板３１には図示しない電
子回路が形成されていて、図示のセンサに接続されてい
る。このようにして、電子回路とセンサを集積回路技術
を用いて同時に同一チップ内に形成すると、従来の電子
回路に加えセンサ部分まで微細に作り込むことができ、
従来の個別的な素子に比べ装置が小型、軽量になる。
は例えば６００μｍの厚さのシリコン基板（シリコンウ
ェハ）、３２は同基板に高濃度に不純物を拡散して形成
した高濃度不純物領域、３３は絶縁膜（５ｉ０２膜）、
３４は配線を示す。シリコン基板３１には図示しない電
子回路が形成されていて、図示のセンサに接続されてい
る。このようにして、電子回路とセンサを集積回路技術
を用いて同時に同一チップ内に形成すると、従来の電子
回路に加えセンサ部分まで微細に作り込むことができ、
従来の個別的な素子に比べ装置が小型、軽量になる。
さらに、信号処理用の回路とセンサとが同一基板上に接
近して作り込まれるので、高速動作が得られる利点があ
る。
近して作り込まれるので、高速動作が得られる利点があ
る。
第３図のセンサを形成するには、シリコン基板３１の（
１００）面の表面に不純物をドーピングして高濃度不純
物領域３２を基板表面に形成する０次いセ、シリコンウ
ェハの背面にレジストパターン３５を形成し、さらにシ
リコンウェハ表面をレジストで保護した後に、異方性ウ
ェットエツチングを行う。このエツチングのエツチング
レートは（１００）面のエツチングレートが他の方位と
比べ著しく遅く、またシリコン基板の不純物濃度に依存
し、高濃度不純物領域ではエツチングレートが低下する
ので、シリコン基板表面の薄い高濃度不純物領域３２を
残してエツチングは終了しく１００）面を側壁にもつ台
形状のエツチング領域が形成される。最終的には、この
シリコン基板の薄い部分内へ抵抗体３６を形成する。こ
の部分は、シリコン基板３１と同じ結晶方位をもつ単結
晶であるので、この抵抗体３６の部分に圧力や加速度が
加わり抵抗体３６が歪むと、ピエゾ効果で抵抗値が変動
する。この抵抗値の変動から圧力または加速度を検知す
ることができる。加速度センサは、例えば車輌に配備し
、車輌が停止状態から発進して速度を上げる加速度が高
まる状態、一定速度で車輌が運転されて加速度がゼロに
なる状態、減速して加速度がマイナスになる状態を検知
し、それぞれの状態に応じて最適の燃料量を供給する、
などの目的のために使用される。
１００）面の表面に不純物をドーピングして高濃度不純
物領域３２を基板表面に形成する０次いセ、シリコンウ
ェハの背面にレジストパターン３５を形成し、さらにシ
リコンウェハ表面をレジストで保護した後に、異方性ウ
ェットエツチングを行う。このエツチングのエツチング
レートは（１００）面のエツチングレートが他の方位と
比べ著しく遅く、またシリコン基板の不純物濃度に依存
し、高濃度不純物領域ではエツチングレートが低下する
ので、シリコン基板表面の薄い高濃度不純物領域３２を
残してエツチングは終了しく１００）面を側壁にもつ台
形状のエツチング領域が形成される。最終的には、この
シリコン基板の薄い部分内へ抵抗体３６を形成する。こ
の部分は、シリコン基板３１と同じ結晶方位をもつ単結
晶であるので、この抵抗体３６の部分に圧力や加速度が
加わり抵抗体３６が歪むと、ピエゾ効果で抵抗値が変動
する。この抵抗値の変動から圧力または加速度を検知す
ることができる。加速度センサは、例えば車輌に配備し
、車輌が停止状態から発進して速度を上げる加速度が高
まる状態、一定速度で車輌が運転されて加速度がゼロに
なる状態、減速して加速度がマイナスになる状態を検知
し、それぞれの状態に応じて最適の燃料量を供給する、
などの目的のために使用される。
（発明が解決しようとするＷＡ題点）
第３図に示すように抵抗体となる部分では６００μ鯖の
厚さのシリコン基板３１が５〜１０μ鴎と薄くなってい
るので、基板の機械的強度を維持することが難しく、抵
抗体の部分で割れることがある。
厚さのシリコン基板３１が５〜１０μ鴎と薄くなってい
るので、基板の機械的強度を維持することが難しく、抵
抗体の部分で割れることがある。
また、エツチングによって基板表面の抵抗体の薄い部分
を残すために、シリコン中の含有不純物の差によるエツ
チングレートの差を利用するのであるが、この差は十分
とはいえず、制御性の維持が難しく再現性が良（なＣ）
問題がある。
を残すために、シリコン中の含有不純物の差によるエツ
チングレートの差を利用するのであるが、この差は十分
とはいえず、制御性の維持が難しく再現性が良（なＣ）
問題がある。
そこで本発明は、単結晶シリコン基板の結晶性を利用す
る加速度センサなどの製造において、機械的強度に優れ
、かつ、同センサの製造においてエツチングを制御性良
（行うことのできる半導体装置の製造方法を提供するこ
とを目的とする。
る加速度センサなどの製造において、機械的強度に優れ
、かつ、同センサの製造においてエツチングを制御性良
（行うことのできる半導体装置の製造方法を提供するこ
とを目的とする。
！東
°〔閤題卓を解決するための手段〕
上記問題点は、加速度または圧力センサの製造ニオいて
、シリコン基板上に炭化シリコン（ＳｉＣ）膜をエピタ
キシャル成長する工程、前記ＳｉＣ膜をエツチングして
抵抗体部分を形成する工程、抵抗体部分をマスクとして
抵抗体部分の下のシリコンを除去して抵抗体部分のブリ
フジを形成する工程、および抵抗体部分の両端から配線
を形成する工程を含むことを特徴とする半導体装置の製
造方法によって解決される。
、シリコン基板上に炭化シリコン（ＳｉＣ）膜をエピタ
キシャル成長する工程、前記ＳｉＣ膜をエツチングして
抵抗体部分を形成する工程、抵抗体部分をマスクとして
抵抗体部分の下のシリコンを除去して抵抗体部分のブリ
フジを形成する工程、および抵抗体部分の両端から配線
を形成する工程を含むことを特徴とする半導体装置の製
造方法によって解決される。
〔作用〕
本発明の方法においては、ＳｉＣをエピタキシャル成長
したシリコンウェハを用い、ＳｉＣによる抵抗体のブリ
・ノジをウェハ表面からのシリコンエツチングにより形
成することによって、基板強度が大で、特性の安定した
加速度センサを形成するのである。
したシリコンウェハを用い、ＳｉＣによる抵抗体のブリ
・ノジをウェハ表面からのシリコンエツチングにより形
成することによって、基板強度が大で、特性の安定した
加速度センサを形成するのである。
以下、本発明を図示の実施例により具体的に説明する。
従来はシリコンのエツチング量がシリコン中の不純物量
に依存する現象を利用していたのであるが、本発明にお
いてはその方法に代えて、本出願人が開発した技術〔昭
和６０年特許願第２９８０７１号。
に依存する現象を利用していたのであるが、本発明にお
いてはその方法に代えて、本出願人が開発した技術〔昭
和６０年特許願第２９８０７１号。
昭和６１年特許願第００５３２８号〕によるエピタキシ
ャル成長したＳｉＣを用いる。このＳｉＣは、シリコン
に比べ、物理的にも化学的にもきわめて安定した性質を
持つ物質であり、シリコンのウェットエツチングによっ
ては全くエツチングされない現象を利用する。ＳｉＣと
シリコンのウェットエツチングレートの差はきわめて明
確であるので、シリコン中の不純物の濃度への依存性に
よる現象を利用する従来例の場合よりも安定性が著しく
高い。
ャル成長したＳｉＣを用いる。このＳｉＣは、シリコン
に比べ、物理的にも化学的にもきわめて安定した性質を
持つ物質であり、シリコンのウェットエツチングによっ
ては全くエツチングされない現象を利用する。ＳｉＣと
シリコンのウェットエツチングレートの差はきわめて明
確であるので、シリコン中の不純物の濃度への依存性に
よる現象を利用する従来例の場合よりも安定性が著しく
高い。
第２図を参照すると、同図１８）に示される如（シリコ
ン基板１１上にＳｉＣ膜１２をエピタキシャル成長する
０次いで同図山）に示されるように背面からシリコンの
エツチングを行うと、表面のＳｉＣ膜１２はシリコンエ
ツチングのストッパーとなるので、表面のｓｔｃｌｍを
残してシリコンエツチングは停止する。この残されたＳ
ｉＣ膜１膜内２内抗体を形成して、第３図に示した構造
の加速度センサを作ることができる。
ン基板１１上にＳｉＣ膜１２をエピタキシャル成長する
０次いで同図山）に示されるように背面からシリコンの
エツチングを行うと、表面のＳｉＣ膜１２はシリコンエ
ツチングのストッパーとなるので、表面のｓｔｃｌｍを
残してシリコンエツチングは停止する。この残されたＳ
ｉＣ膜１膜内２内抗体を形成して、第３図に示した構造
の加速度センサを作ることができる。
第２図（ｂ）に示した例でキャップ１３を形成し、Ｓｉ
Ｃ膜１２とキャップ１３で囲まれたチャンバ１４を作る
と、ＳｉＣ膜１２の下の部分１５とチャンバ１４との間
の圧力差を検知することが可能になる。
Ｃ膜１２とキャップ１３で囲まれたチャンバ１４を作る
と、ＳｉＣ膜１２の下の部分１５とチャンバ１４との間
の圧力差を検知することが可能になる。
第２図（ｂｌに示す如く、背面からシリコン基板のエツ
チングを進めると、抵抗体の部分では表面の薄い部分の
みとなり、基板の機械的強度を著しく損なう。そこで、
第２図（Ｃ）と（ｄ）に示すように、表面からシリコン
エツチングを行い、抵抗体部分１６を残すと同時にシリ
コン基板の大部分を残す。このようにすることで、基板
の機械的強度を損なうことなく抵抗体部分１６を形成す
ることが可能になる。なお、このようなことができるた
めには、抵抗体部分とシリコンとのエツチングレートの
差が十分に大きくなければ安定した抵抗体部分の形成は
難しいが、このことはＳｉＣとシリコンとのエツチング
レートの差がきわめて大であることによって解決される
。
チングを進めると、抵抗体の部分では表面の薄い部分の
みとなり、基板の機械的強度を著しく損なう。そこで、
第２図（Ｃ）と（ｄ）に示すように、表面からシリコン
エツチングを行い、抵抗体部分１６を残すと同時にシリ
コン基板の大部分を残す。このようにすることで、基板
の機械的強度を損なうことなく抵抗体部分１６を形成す
ることが可能になる。なお、このようなことができるた
めには、抵抗体部分とシリコンとのエツチングレートの
差が十分に大きくなければ安定した抵抗体部分の形成は
難しいが、このことはＳｉＣとシリコンとのエツチング
レートの差がきわめて大であることによって解決される
。
第１図を参照すると、（１００）面が図示の如きもので
あるシリコン基板１１上にＳｉＣ膜１２を５〜１０μｍ
の厚さにエピタキシャル成長する。抵抗体形成のため、
ＳｉＣ膜１２を局部的反対導電型半導体にする。
あるシリコン基板１１上にＳｉＣ膜１２を５〜１０μｍ
の厚さにエピタキシャル成長する。抵抗体形成のため、
ＳｉＣ膜１２を局部的反対導電型半導体にする。
次いで、ＳｉＣ膜１膜上２上成したレジスト膜１７を第
１図中）に示されるようにパターニングし、エッチャン
トとして５ｉＣｅ、４＋Ｃｌ１ｚを用いＳｉＣの異方性
エツチング例えばドライエツチングを行ってＳｉＣの抵
抗体部分１６を作り、次いで抵抗体部分１６をマスクに
しＫＯＨ（水酸化カリウム）をエッチャントとしてシリ
コンをエツチングして溝１８を形成する。
１図中）に示されるようにパターニングし、エッチャン
トとして５ｉＣｅ、４＋Ｃｌ１ｚを用いＳｉＣの異方性
エツチング例えばドライエツチングを行ってＳｉＣの抵
抗体部分１６を作り、次いで抵抗体部分１６をマスクに
しＫＯＨ（水酸化カリウム）をエッチャントとしてシリ
コンをエツチングして溝１８を形成する。
溝１８の深さは、ＳｉＣ膜１２を突き抜けて部分的にシ
リコン基板１１中に入るものとする。ただし、このシリ
コン基板中に入る部分の溝の深さは後にＫＯＨによる異
方性エツチングをした際、ＳｉＣの両側のそれぞれの溝
の部分より作られる三角型の溝がＳｉＣの下部でつなが
るように充分な深さをもつことが必要である。
リコン基板１１中に入るものとする。ただし、このシリ
コン基板中に入る部分の溝の深さは後にＫＯＨによる異
方性エツチングをした際、ＳｉＣの両側のそれぞれの溝
の部分より作られる三角型の溝がＳｉＣの下部でつなが
るように充分な深さをもつことが必要である。
第１図中）の例では、抵抗体部分１６はシリコン基板１
１上にのった形態であるが、ＫＯＨを用いるウェットエ
ツチングを第１図（Ｃ）に示す如くに行うと、（１１１
）面のエツチングレートが他の面のエツチングレートと
比べて約２桁遅いので、同図（ｄｌの横断面図に示され
るように、三角形あるいは台形状のエツチング領域が形
成されて、その結果抵抗体部分１６のブリッジが形成さ
れる。次いで、絶縁膜（ｃｖｏニよる５ｉＯｚ膜３００
０人）１９を形成し、それにコンタクトホールをあけ、
配線２０を形成して加速度センサを形成する。
１上にのった形態であるが、ＫＯＨを用いるウェットエ
ツチングを第１図（Ｃ）に示す如くに行うと、（１１１
）面のエツチングレートが他の面のエツチングレートと
比べて約２桁遅いので、同図（ｄｌの横断面図に示され
るように、三角形あるいは台形状のエツチング領域が形
成されて、その結果抵抗体部分１６のブリッジが形成さ
れる。次いで、絶縁膜（ｃｖｏニよる５ｉＯｚ膜３００
０人）１９を形成し、それにコンタクトホールをあけ、
配線２０を形成して加速度センサを形成する。
以上のように本発明によると、ＳｉＣとシリコンとのき
わめて大きなエツチングレート差を利用しシリコン基板
表面にエピタキシャル成長したＳｉＣ膜のみを残して抵
抗体部分を形成するプロセスにより、制御性を必要とし
ない安定した再現性の良いプロセスを確立することがで
き、また、表面からシリコンエツチングを行いフローテ
ィングした抵抗体部分を形成すると同時に基板本体の厚
い部分を残すことにより、基板の機械的強度を損なうこ
とな（加速度センサ、圧力センサの製造を行うことが可
能となる。
わめて大きなエツチングレート差を利用しシリコン基板
表面にエピタキシャル成長したＳｉＣ膜のみを残して抵
抗体部分を形成するプロセスにより、制御性を必要とし
ない安定した再現性の良いプロセスを確立することがで
き、また、表面からシリコンエツチングを行いフローテ
ィングした抵抗体部分を形成すると同時に基板本体の厚
い部分を残すことにより、基板の機械的強度を損なうこ
とな（加速度センサ、圧力センサの製造を行うことが可
能となる。
第１図（ａ）〜（ｄ）は本発明実施例断面図、第２図は
本発明の原理を示す図で、その（ａｌと伽）は断面図、
（Ｃ）と（ｄｌは一部断面斜視図、第３図は従来例断面
図である。 図中、 １１はシリコン基板、 １２はＳｉＣ膜、 １３はキャップ、 １４はチャンバ、 １５はＳｉＣ膜の下の部分、 １６は抵抗体部分、 １７はレジスト、 Ｌ８は溝、 １９は ５ｉ０２膜、 ２０は配線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 参ネ叩笑唸伊１瞼面創 第１図 促未ＩＰ１町面国 第３図 第２図 １１ シソコンＸ躇 １２ ５ｉＣ８％ １３ ％でツア １４ つ−でンノＮ゛ Ｉタ ＳｒＣ暖の丁の仲介 １６＃抗不部か
本発明の原理を示す図で、その（ａｌと伽）は断面図、
（Ｃ）と（ｄｌは一部断面斜視図、第３図は従来例断面
図である。 図中、 １１はシリコン基板、 １２はＳｉＣ膜、 １３はキャップ、 １４はチャンバ、 １５はＳｉＣ膜の下の部分、 １６は抵抗体部分、 １７はレジスト、 Ｌ８は溝、 １９は ５ｉ０２膜、 ２０は配線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 参ネ叩笑唸伊１瞼面創 第１図 促未ＩＰ１町面国 第３図 第２図 １１ シソコンＸ躇 １２ ５ｉＣ８％ １３ ％でツア １４ つ−でンノＮ゛ Ｉタ ＳｒＣ暖の丁の仲介 １６＃抗不部か
Claims (1)
- 【特許請求の範囲】 加速度または圧力センサの製造において、 シリコン基板（１１）上に炭化シリコン（ＳｉＣ）膜（
１２）をエピタキシャル成長する工程、前記ＳｉＣ膜（
１２）をエッチングして抵抗体部分（１６）を形成する
工程、 抵抗体部分（１６）をマスクとして抵抗体部分（１６）
の下のシリコンを除去して抵抗体部分（１６）のブリッ
ジを形成する工程、および 抵抗体部分（１６）の両端から配線を形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045788A JPH01222489A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045788A JPH01222489A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222489A true JPH01222489A (ja) | 1989-09-05 |
Family
ID=12729019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045788A Pending JPH01222489A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222489A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253289A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 炭化珪素半導体センサ |
| JPH03262974A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | 半導体加速度センサ |
| US5549785A (en) * | 1992-09-14 | 1996-08-27 | Nippondenso Co., Ltd. | Method of producing a semiconductor dynamic sensor |
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