JPH01222363A - マルチポートメモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数のＣＰＵが１つのメモリを共有する場合
に、そのメモリの使用を調停制御するマルチポートメモ
リコントローラに関する。

〔従来の技術〕

第３図は例えば保坂岩男著「データ通信システム入門ｊ
オーム社刊１１８ページ等に記載された従来のマルチボ
ートメモリコントローラの構成を示す回路図であり、回
線制御等で用いられるポーリング／セレクション方式を
マルチボートメモリ（共有メモリ）の調停制御に用いた
４ボートのマルチポートメモリコントローラを示してい
る。また第４図はマルチボートコントローラを備えたマ
ルチＣＰＵシステムの構成を示すブロック図である。

図においてｌはマルチＣＰＵシステムを構成する複数の
ＣＰＵ　ｌａ、　ｌｂ・・・からなるｃｐｕ群であり、
該ｃｐｕ群１は各別の使用要求線５ａ、　５ｂ・・・使
用承認線５ａ。

６ｂ・・・によりマルチポートメモリコントローラ２に
接続され、また共有バス４により共有メモリ３に接続さ
れている。

マルチポートメモリコントローラ２は、０２０群１から
の使用要求の有無を検索する基本タイミング信号を発生
する発振回路８、論理ゲート及びフリップフロップ回路
からなり発振回路に接続れ、前記基本タイミング信号を
入切するゲート回路１ｏ、シフトレジスタからなりゲー
ト回路１０からの出力によりＣＰＵからの使用要求の有
無を逐次検索するタイミング信号を発生するタイミング
信号発生回路１２．４個のフリップフロップ回路からな
り０２０群１からの使用要求信号態をラッチし、ｃｐｕ
群１の１つのＣＰＵ　ｌａ、　ｌｂ・・・に使用承認信
号を出力するラッチ回路１３及び該ラッチ回路１３の各
出力端に接続され使用承認信号が出力されている間は基
本タイミング信号をオフするための信号を前記ゲート回
路１０へ与えるＯＲ回路１４から構成されている。

次に動作について説明する。このように構成された従来
のマルチポートメモリコントローラにおいてＣＰＵ群ｌ
の各ＣＰＵ　ｌａ、　ｌｂ・・・が共用メモリ３を使用
する必要性が生じると、そのＣＰＵ　ｌａ、　ｌｂ・・
・の使用要求線５ａ、　５ｂ・・・を通じてマルチポー
トメモリコントローラ２に対して使用要求が行なわれる
。

マルチポートメモリコントローラ２はこれに対して他の
ＣＰＵ　ｌａ、　ｌｂ・・・に使用承認信号を発してい
なければ、ゲート回路１０、タイミング信号発生回路１
２によりある一定タイミングで逐次ＣＰＵ　ｌａ、　ｌ
ｂ・・・の使用要求信号の有無を検索しており、前記ラ
ッチ回路１３により使用要求信号有を検出すると直ちに
それに対応した使用承認信号を使用承認信号線６ａ、　
６ｂ・・・に出力し、例えばＣＰｔ１　ｌａからの使用
要求信号が消滅するまでゲート回路１０がオフし、タイ
ミング信号発生回路１２は一定のタイミング信号を発生
せず、次の使用要求信号の有無の検索を中断している。

ＣＰＵ　ｌａから共有メモリ３へのアクセスが完了し、
使用要求信号が消滅すると共に、ゲート回路ｌＯにはＯ
Ｒ回路１４からの信号が入力されなくなるので、ゲート
回路１０がオンし、タイミング信号発生回路１２に基準
タイミング信号が入力され、一定のタイミングにて各Ｃ
ＰＵ　ｌａ、　ｌｂ・・・からの使用要求信号の有無の
検索を再開する。

〔発明が解決しようとする課題〕

従来のマルチポートメモリコントローラは以上のように
構成されているので、共有メモリ３のある領域の状態が
特定の期間、他の要求元によって変更されると支障があ
る場合、共有メモリ３内にソフトウェア的にスティタス
エリアを追加し、ソフトウェアによる排他制御を行う必
要があり、常にそのスティタスエリアを監視する必要が
あるので、処理手順が複雑となり、処理に時間がかかる
という問題があった。

この発明は斯かる事情に鑑みなされたものであり、共有
メモリのアクセスを各別のＣＰ［ｌが行う際に、許可さ
れたＣＰＵのみが共有メモリをアクセスするための使用
要求信号を出力できるようにハードウェアに排他制御可
能な機能をもたせ、共有メモリの排他制御を簡単に高速
で行えるマルチポートメモリコントローラを提供するこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係るマルチボートメモリコントひ一うは、複
数のｃｐｕのうち特定のｃｐｕを選択し、また記憶する
回路を有し、その回路からの出力信号を用いて、各ｃｐ
ｕから出力される使用要求信号を選択して使用承認信号
に変換するようにしたものである。

〔作用〕

この発明におけるマルチポートメモリコントローラは、
選択回路により、複数のＣＰＵから出力された使用要求
信号を選択及び出力し、この出力信号をタイミング発生
回路のタイミング信号に同期してラッチ回路にラッチし
使用承認信号として出力し、使用承認信号が出力される
と、それが消滅するまで、タイミング信号をオフする。

〔実施例〕

以下この発明をその一実施例を示す図面に基づいて詳述
する。第１図は本発明に係るマルチボートメモリコント
ローラの構成を示す回路図であり、４ポートのマルチボ
ートメモリコントローラを示している。

８はＣＰＵからの使用要求が発生した場合に検索するた
めの基本タイミング信号を発生する発振回路であり、該
発振回路８の出力端はゲート回路１０に接続されている
。ゲート回路１０はインバータ、Ｄフリップフロップ及
びＡＮＤゲートからなり、基本タイミング信号をオンオ
フするものであり、Ｄフリップフロップのデータ入力端
子りが後述するＯＲ回路１４に接続され、発振回路８の
出力端はＡＮＤゲートの１入力端とインバータを介して
Ｄフリップフロップのクロック端子ＣＫに接続されてい
る。

ＡＮＤゲートの他入力端にはＤフリップフロップのリセ
ット出力端子頁が接続されている。またＡＮＤゲートの
出力端は同期リセットシフトレジスタ及びインバータか
らなるタイミング信号発生回路１２に接続されている。

タイミング信号発生回路１２はゲート回路１０によりオ
ンオフされる基本タイミング信号を用い選択された各ｃ
ｐｕの使用要求の有無を逐次検索するタイミング信号を
発生するものである。前記タイミング信号発生回路１２
のシフトレジスタは４個の並列出力端子Ｑ、、Ｑ、・・
・を有しており、各並列出力端子Ｑ、、Ｑ、・・・は使
用要求状態をラッチするラッチ回路１３を構成する４個
のＤフリップフロップ１３ａ、　１３ｂ・・・のクロッ
ク端子ＣＫに各別に接続される。該Ｄフリップフロップ
１３ａ、　１３ｂ・・・のセット出力端子Ｑは使用承認
信号の発生をゲート回路１０に伝えるＯＲ回路１４と使
用承認信号線６ａ＋６ｂ・・・とに各別に接続され、前
記Ｄフリップフロップ１３ａ、　１３ｂ・・・のデータ
入力端子り及びリセット端子Ｒは後述する使用要求信号
選択回路１１に各別に接続される。なお、リセット端子
Ｒはローアクティブとなっている。

一方９は複数のＣＰＵのうち、どのＣＰＵが使用要求信
号を許可されたかを記憶する使用要求信号制御回路であ
り、ＡＮＤゲート、インバータ及びＲ−Ｓフリップフロ
ップを１組として、それらを４組としてＣＰＵに対応し
て構成され、そのへＮＯゲートの１入力端には各別のｃ
ｐｕに対応する使用要求制御用アドレス線７ａ、　７ｂ
・・・が接続され、他端はＩ１０アドレスを使用するた
めＩｌｏを読込むときに接続状態となるＩ１０読込み制
御信号の信号線１５に一括接続されている。またその出
力端子はＲ−Ｓフリップフロップのセット端子Ｓとイン
バータを介して前記Ｒ−Ｓフリップフロップのリセット
端子Ｒとに各別に接続され、前記１？−Ｓフリップフロ
ップのセット出力端子Ｑは使用要求信号制御回路９の出
力に従い使用要求線５ａ、　５ｂ・・・から伝えられた
各ｃｐｕの使用要求信号をオンオフする４個のＡＮＤゲ
ートｌｌａ。

１１ｂ・・・からなる使用要求信号選択回路１１のＡＮ
Ｄゲー目１ａ、　ｌｌｂ・・・の１入力端に接続される
。該ＡＮＤゲー）　１１ａ、　ｌｌｂ・・・タイミング
入力端は使用要求信号線５ａ、　５ｂ・・・に各別に接
続される。

このように構成されたマルチボートメモリコントローラ
２は、ＣＰＵが共有メモリ３（第３図参照）を使用する
必要性が生じた場合に、初期化の段階で、共有メモリ３
を使用可能なｃｐｕのみ使用要求信号制御回路９に使用
要求制御用アドレス線７ａ。

７ｂ・・・からの信号とＩ１０読込み制御信号との論理
積によって使用要求信号制御回路９のＲ−Ｓフリップフ
ロップをセットして使用要求信号選択回路１１を選択可
能としておく。この状態において共有メモＩ７３を使用
可能なＣＰＵからの使用要求信号だけが、使用要求線５
ａ、　５ｂ・・・、使用要求信号選択回路１１を介して
ラッチ回路３に伝えられる。これに対して使用不可とさ
れたｃｐｕは使用要求信号制御回路９のＲ−Ｓフリップ
フロップがセットされず、使用要求信号選択回路１１で
その使用要求信号が断絶され、ラッチ回路１３には伝え
られない。そしてマルチボートメモリコントローラ２は
、他のＣＰＵに対して使用承認信号を出力していない場
合、ゲート回路１０が接続され、発振回路８で発せられ
た基本タイミング信号によりタイミング発生回路１２に
て一定タイミングで使用要求選択回路１１から出力され
る使用要求信号を検索して、使用要求信号選択回路１１
から使用要求信号が出力されると、直ちにそれに対応し
た使用承認信号を使用承認線６ａ、　６ｂ・・・に出力
する。また使用承認信号が出力されるとＯＲ回路１４が
セットされ、ゲート回路ｌＯのＤフリップフロップによ
りゲート回路１０がオフされ、発振回路８からの基本タ
イミング信号がタイミング発生回路１２に伝わらず、使
用要求信号の検索を中断する。

第２図は以上のことを示したタイミングチャートであり
、ＣＰＵ　ｌａが選択された場合を示している。

使用要求信号制御回路９にてＣＰＵ　ｌａを選択可能と
するために使用要求制御用アドレス線７ａの信号とＩ１
０読込制御信号とをハイレベルに設定ｔ、前記回路９の
Ｒ−ＳフリップフロップのうちＣＰＩＪ　ｌａに対応す
るＲ−Ｓフリップフロップをセットする（第２図（ｋ）
）。ＣＰＵ　ｌａから使用要求信号が使用要求線５ａを
介してマルチボートメモリコントローラ２に入力される
と使用要求信号選択回路１１からハイレベル信号が出力
され、ラッチ回路１３のＣＰＩＪ　ｌａに対応するＤフ
リップフロップ１３ａのデータ入力端子りに入力される
。

一方Ｄフリップフロップ１３ａのクロック端子ＣＫには
タイミング信号発生回路１２の出力端子Ｑ４からの出力
信号が所定のタイミングにて入力され、その出力信号が
入力されると、Ｄフリップフロップ１３ａがセットされ
、使用承認信号をＣＰＵ　ｌａ及びＯＲ回路１４に出力
する。使用承認信号が出力されるとＯＲ回路１４はハイ
レベル信号を出力し、ゲート回路１０のＤフリップフロ
ップのデータ入力端子に入力され、ゲート回路１０は基
本タイミング信号をオフし、タイミング信号発生回路に
基本タイミング信号を供給しない。これは使用承認信号
が消滅するまで＃１続する。このようにして選択された
ＣＰＵ　ｌａの使用要求信号だけが使用承認信号に変換
されるので、共有メモリの排他制御が容易に行える。

また共有メモリ３の使用可能なＣＰＵを変更する場合は
使用要求信号制御回路９のＲ−Ｓフリップフロップのセ
ットをＣＰＵに対応して設定変更すればよい。

〔発明の効果〕

以上詳述した如く、この発明によれば、共用メモリを使
用可能なＣＰＵを記憶し、選択する選択回路によりハー
ドウェア的に使用要求信号を選択し、使用承認信号に変
換しているので、共有メモリの排他制御が簡単に、高速
に行える等価れた効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示すものであり、第１図はこ
の発明に係るマルチボートメモリコントローラの構成を
示す回路図、第２図はマルチボートメモリコントローラ
のタイミングチャート、第３図は従来のマルチボートメ
モリコントローラの構成を示す回路図、第４図はマルチ
ボートメモリコントローラを備えたマルチＣＰＵシステ
ムの構成を示すブロック図である。 ■・・・ｃｐｕ群　１ａ、　ｌｂ・・・ＣＰＵ　　２・
・・マルチボートメモリコントローラ　３・・・共用メ
モリ　８・・・発振回路　９・・・使用要求信号制御回
路　１０・・・ゲート回路　１１・・・使用要求信号選
択回路　１２・・・タイミング信号発生回路　１３・・
・ラッチ回路　１４・・・ＯＲ回路なお、図中、同一符
号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、複数のＣＰＵが１つの共有メモリを使用するための
   調停制御を行い、前記複数のＣＰＵからの使用要求信号
   を各別に入力する複数の入力ポートを有するマルチポー
   トメモリコントローラにおいて、 基本タイミング信号を発生する発振回路、 前記基本タイミング信号に基づきタイミング信号を発生
   するタイミング信号発生回路、このタイミング信号発生
   回路に入力する前記基本タイミング信号を所定の制御信
   号に基づきオンオフするゲート回路、前記入力ポート夫
   々からの使用要求信号のうち、共有メモリの状態に対応
   して、特定のＣＰＵからの使用要求信号を選択し出力す
   る選択回路、この選択回路からの出力信号を前記タイミ
   ング信号に同期してラッチし、使用承認信号として出力
   するラッチ回路及びこのラッチ回路から出力された使用
   承認信号に基づき前記発振回路からの基本タイミング信
   号をオフする制御信号を前記ゲート回路へ出力し、共有
   メモリの使用が終了し、また使用要求信号が消滅し、さ
   らに使用承認信号が消滅したあと前記発振回路からの基
   本タイミング信号をオンする制御信号をゲート回路へ出
   力するオンオフ信号発生回路を備え、複数の前記使用要
   求信号の中から所定の使用要求信号を選択し、使用承認
   信号に変換すべくなしてあることを特徴とするマルチポ
   ートメモリコントローラ。