JPH01218246A - Line monitor - Google Patents
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- JPH01218246A JPH01218246A JP63042090A JP4209088A JPH01218246A JP H01218246 A JPH01218246 A JP H01218246A JP 63042090 A JP63042090 A JP 63042090A JP 4209088 A JP4209088 A JP 4209088A JP H01218246 A JPH01218246 A JP H01218246A
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Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、通信回線上の送受信データをモニタして回線
障害時にその原因を調べる等の用途に供きれる回線モニ
タ装置に係り、特にキャラクタ・オリエンテッドな通信
方式に適用されるかかる回線モニタ装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a line monitoring device that can be used for monitoring transmitted and received data on a communication line and investigating the cause of a line failure, and particularly for character and The present invention relates to such a line monitor device applied to an oriented communication system.
従来、R3−232Cインタフエース(データ端末とモ
デムとの間のインタフェース信号の一つの規格)等のイ
ンタフェース信号を対象とする回線モニタ装置では、キ
ャラクタ同期(調歩同期、SYN同期)、7L/−ム同
期(NRZ、NRZ I)等の様々な同期方式(ビット
同期ではなく、複数のビットから成るデータ単位の同期
)に対応したデータの解析機能(モニタ機能)が要求さ
れるため、次のようなモニタ方式の何れかを採用してい
る■サンプリング方式
各種信号をビット同期信号とは独立に一定周期(一般に
同期信号より数倍高い周波数)でサンプリングする。Conventionally, line monitoring devices that target interface signals such as R3-232C interface (a standard for interface signals between data terminals and modems) use character synchronization (start-stop synchronization, SYN synchronization), 7L/- Data analysis functions (monitor functions) that support various synchronization methods (not bit synchronization, but synchronization of data units consisting of multiple bits) such as synchronization (NRZ, NRZ I) are required, so the following ■ Sampling method Various signals are sampled at a constant cycle (generally several times higher frequency than the synchronization signal) independently of the bit synchronization signal.
■ビット同期モニタ方式
同期信号に従って、送受信データの各ビット毎に各種信
号をモニタする。■Bit synchronization monitoring method Monitors various signals for each bit of transmitted and received data according to the synchronization signal.
なお、市販の測定器(モニタ装置)では、データ送受信
中はビット同期モニタ方式を用い、アイドル期間はサン
プリング方式でインタフェース信号をモニタするなど、
両方式を併用しているものも多い。In addition, commercially available measuring instruments (monitoring devices) use a bit synchronization monitoring method during data transmission and reception, and monitor interface signals using a sampling method during idle periods.
Many use both methods together.
かかる方式は、各種の同期方式の信号をモニタでき、ま
た−度記録したデータを、種々の同期方式で再生できる
メリットがある。This method has the advantage that signals of various synchronization methods can be monitored, and data recorded once can be reproduced using various synchronization methods.
反面、方式的に信号取込間隔が短く、高速回線への対応
とあいまって高速動作が要求されるため、モニタ装置が
数十刃〜数百万円と高価になる。また、ビット同期信号
またはそれ以上の頻度で、送受信データ以外のインタフ
ェース信号類も同時に記録するため、収集データが冗長
になる(例えば、送受信データ及び同期信号を除くイン
タフェース信号類は、通常1キャラクタの送受信時間中
には変化しないし、また、一般に収集データ再生時の測
定器のタイミング精度はキャラクタ単位であるため、ビ
ット単位のデータを収集しても無駄になる)。On the other hand, because the signal acquisition interval is short and high-speed operation is required in conjunction with high-speed communication, the monitor device becomes expensive, ranging from several tens of blades to several million yen. In addition, since interface signals other than transmitted and received data are also recorded at the same time as bit synchronization signals or more frequently, the collected data becomes redundant (for example, interface signals other than transmitted and received data and synchronization signals are usually one character It does not change during the transmission/reception time, and the timing accuracy of the measuring instrument when reproducing the collected data is generally in character units, so collecting data in bit units would be wasteful.)
このため、収集データ量が膨大になり、フロッピーディ
スク等にデータを記録する場合、長時間に渡るデータと
なるので、それを格納しようとしても、できないことが
あるといった欠点があった。For this reason, the amount of collected data becomes enormous, and when data is recorded on a floppy disk or the like, the data will last for a long time, so even if you try to store it, it may not be possible.
パソコン等で採用されている比較的低速なキャラクタ・
オリエンテッドな通信方式を対象としたモニタ装置であ
れば、上述のような従来技術の欠点を除去することが可
能になるので、本発明では、かかるキャラクタ・オリエ
ンテッドな通信方式を対象とする、安価でかつ効率的な
データ収集が可能な回線モニタ装置を提供することを目
的とする。Relatively slow characters and characters used in computers, etc.
A monitor device targeted at a character-oriented communication method can eliminate the drawbacks of the conventional technology as described above, so the present invention targets such a character-oriented communication method. The purpose of the present invention is to provide a line monitoring device that is inexpensive and capable of efficient data collection.
パソコン等の通信制御部では、一般にキャラクタ同期方
式がサポートされており、受信系に関しては、回線上の
シリアル・データをキャラクタに組み立て、CPUに割
込みをかけて1キャラクタの受信完了を通知する回路が
安価に実現されている。本発明は、キャラクタ同期方式
の通信をモニタする場合にはキャラクタ単位のデータが
収集できれば十分であることに着目し、上記の回路を利
用して、1キャラクタ受信完了毎に通知される割込み信
号を契機にデータを収集するキャラクタ同期を特徴とす
る回線モニタ装置である。The communication control unit of personal computers and other devices generally supports the character synchronization method, and the receiving system has a circuit that assembles the serial data on the line into characters and interrupts the CPU to notify the completion of reception of one character. It is realized at low cost. The present invention focuses on the fact that when monitoring character-synchronized communication, it is sufficient to collect data in character units, and uses the above circuit to generate an interrupt signal that is notified every time one character is received. This is a line monitoring device that features character synchronization that collects data when triggered.
即ち本発明では、上記目的達成のため、一方の通信装置
が回線終端装置を介して通信回線の一端に接続され、該
通信回線の他端側にある他方の通信装置との間で行う通
信を、前記一方の通信装置と回線終端装置との間におい
てモニタする回線モニタ装置において、
前記一方の通信装置と回線終端装置との間からモニタす
べき信号を取り込む信号取込部と、該信号取込部から取
り込んだインタフェース信号を保持するためのインタフ
ェース信号保持部と、前記信号取込部から取り込んだ送
受信データをキャラクタに、組立てるためのキャラクタ
組立処理部と、モニタ装置全体の制御を行う論理処理部
と、制御プログラムの蓄積および収集データのバッファ
リングを行う記憶制御部と、外部記憶装置にデータを書
き込む場合等にこれとのインタフェースを司る外部バス
入出力制御部とを具備した。That is, in order to achieve the above object, in the present invention, one communication device is connected to one end of a communication line via a line terminating device, and communication with another communication device at the other end of the communication line is performed. , a line monitoring device that monitors between the one communication device and the line termination device, comprising: a signal acquisition section that takes in a signal to be monitored from between the one communication device and the line termination device; an interface signal holding section for holding the interface signal taken in from the signal receiving section; a character assembly processing section for assembling the transmission/reception data taken in from the signal receiving section into a character; and a logic processing section for controlling the entire monitor device. , a storage control unit that stores control programs and buffers collected data, and an external bus input/output control unit that controls an interface with the external storage device when writing data.
前記キャラクタ組立処理部が、前記信号取込部から取り
込む送信/受信データを監視してキャラクタ同期の確立
をチエツクし、送受信キャラクタを1個検出して組立て
る毎に、前記インタフェース信号保持部に対して信号保
持のラッチ信号を与えると共に、前記論理処理部に対し
て割込みをかけ、論理処理部は該割込みを契機としてキ
ャラクタ組立処理部から1キャラクタを受け取り、かつ
前記インタフェース信号保持部にラッチされたインタフ
ェース信号を取り込み、これらを記憶制御部に書き込む
と共に、該記憶制御部に蓄積された収集データを論理処
理部は編集して前記外部バス入出力制御部を介して外部
記憶装置に出力する。The character assembly processing section monitors the transmission/reception data taken in from the signal acquisition section to check the establishment of character synchronization, and each time one transmission/reception character is detected and assembled, the character assembly processing section sends a message to the interface signal holding section. A latch signal for holding the signal is given, and an interrupt is applied to the logic processing section, and the logic processing section receives one character from the character assembly processing section using the interrupt as a trigger, and also outputs the latched interface signal to the interface signal holding section. The logic processing section takes in the signals and writes them to the storage control section, and the logic processing section edits the collected data stored in the storage control section and outputs the edited data to the external storage device via the external bus input/output control section.
第1図は本発明の一実施例の全体ブロック図を示す。第
1図において、1はパソコン等の通信装置、2は通信装
置1に装着してその通信内容をモニタする回線モニタ部
である。3はMODE、M/DSU等の回線終端装置で
あり、その先に通信回線を介して相手側の回線終端装置
と通信装置がある。4は通信装置1と回線終端装置3の
間のインタフェース信号を回線モニタ部2に取り込むた
めのコネクタ部である。回線モニタ部2は、パソコン等
の拡張スロットに開放されている外部バス信号等を経由
して通信装置1に接続される。FIG. 1 shows an overall block diagram of an embodiment of the present invention. In FIG. 1, 1 is a communication device such as a personal computer, and 2 is a line monitor section that is attached to the communication device 1 and monitors the contents of the communication. 3 is a line terminating device such as MODE, M/DSU, etc., and beyond that there is a line terminating device and a communication device on the other side via a communication line. Reference numeral 4 denotes a connector section for receiving an interface signal between the communication device 1 and the line termination device 3 into the line monitor section 2. The line monitor section 2 is connected to the communication device 1 via an external bus signal or the like opened in an expansion slot of a personal computer or the like.
以下に回線モニタ部の構成及び動作について説明する。The configuration and operation of the line monitor section will be explained below.
5はコネクタ部4で取り込んだインタフェース信号を論
理処理部7に取り込むためのインタフェース信号保持部
、6は回線上のシリアルな送受信データをキャラクタに
組み立てるキャラクタ組立処理部、7は回線モニタ部全
体の制御を行う論理処理部、8は回線モニタ部の制御プ
ログラムの蓄積、及び収集データのバッファリングを行
も記憶制御部、9は通信装置1に付属の外部記憶装置に
データを書き込む場合等にこれとのインタフェースを司
る外部バス入出力制御部である。Reference numeral 5 denotes an interface signal holding unit for inputting the interface signal received by the connector unit 4 into the logic processing unit 7, 6 a character assembly processing unit for assembling serial transmission and reception data on the line into characters, and 7 control for the entire line monitor unit. 8 is a storage control unit that stores control programs for the line monitor unit and buffers collected data; 9 is a storage control unit that is used when writing data to an external storage device attached to the communication device 1, etc.; This is an external bus input/output control unit that controls the interface.
キャラクタ組立処理部6は、予め指定された同期方式に
従って回線上の送信/受信データを監視してキャラクタ
同期の確立をチエツクし、送受信キャラクタを1個検出
する毎にインタフェース信号保持部5に対して信号保持
のタイミングを与えるラッチ信号をONにすると共に、
論理処理部7に対して割込みをかける。論理処理部7は
、割込みを契機にキャラクタ組立処理部6から1キャラ
クタを受け取ると共に、インタフェース信号保持部5に
ラッチされたインタフェース信号を取り込み、記憶制御
部8に書き込みを行う。さらに論理処理部7は、適当な
タイミングでパソコン側の論理処理部に割込みをかけ、
記憶制御部8に蓄積された収集データを編集し外部バス
入出力制御部9を介してパソコン外部記憶装置に書き込
む。通信装置1としてのパソコンは、この場合、通信装
置であると共に、回線モニタ部2で収集したデータの表
示部としての機能も果たしているわけである。The character assembly processing unit 6 monitors the transmission/reception data on the line according to a prespecified synchronization method to check the establishment of character synchronization, and sends a message to the interface signal holding unit 5 every time it detects one transmitted/received character. Turn on the latch signal that provides the timing for holding the signal, and
An interrupt is applied to the logic processing unit 7. The logic processing section 7 receives one character from the character assembly processing section 6 in response to an interrupt, takes in the interface signal latched in the interface signal holding section 5, and writes it into the storage control section 8. Furthermore, the logic processing unit 7 interrupts the logic processing unit on the personal computer side at an appropriate timing.
The collected data accumulated in the storage control section 8 is edited and written to the personal computer external storage device via the external bus input/output control section 9. In this case, the personal computer serving as the communication device 1 functions not only as a communication device but also as a display section for data collected by the line monitor section 2.
なお、回線モニタ部2に対するパソコン側サポート・プ
ログラム(同期方式、回線速度、データビット長、パリ
ティ等の通信情報の設定、データバッファのクリア等の
初期設定処理、及び回線モニタ部からの収集データを受
け取り外部記憶装置に書き込む処理を行う)は、予めパ
ソコン側に登録しておき、回線モニタ部2からの割込み
による起動を可能としておく。In addition, the PC side support program for the line monitor unit 2 (setting of communication information such as synchronization method, line speed, data bit length, parity, etc., initial setting processing such as clearing the data buffer, and data collected from the line monitor unit) (which performs the process of receiving and writing to an external storage device) is registered in advance on the personal computer side so that it can be activated by an interrupt from the line monitor section 2.
第2図は、R3−232Cインタフ工−ス信号をモニタ
する場合を例にとってインタフェース信号保持部5、キ
ャラクタ組立処理部6、及びコネクタ部4の構成と相互
接続関係を示した回路図である。FIG. 2 is a circuit diagram showing the configuration and interconnection relationship of the interface signal holding section 5, character assembly processing section 6, and connector section 4, taking as an example the case of monitoring R3-232C interface signals.
第2図において、コネクタ部4は、終端装置3と通信装
置1との間(MODEM−パソコン間)のR3−232
Cインタフ工−ス信号のうちモニタに必要なものを取り
出す。回線モニタ部は送受信データの検出(受信)のみ
を行うため、必要な信号線は受信キャラクタ検出用には
、RD (Receive Data)、RT (Re
ceive Timing)、及びD R(Datas
et Ready)の3本、送信キャラクタ検出用には
S D(Send Data) 、S T 2 (Se
nd Timing 2) 、及びDRの3本である。In FIG. 2, the connector section 4 is connected to the R3-232 connector between the terminal device 3 and the communication device 1 (between the MODEM and the personal computer).
Extracts those necessary for monitoring from the C interface signals. Since the line monitor section only detects (receives) transmitted and received data, the necessary signal lines are RD (Receive Data) and RT (Receive Data) for detecting received characters.
receive timing), and D R (data
et Ready), S D (Send Data) and S T 2 (Se
nd Timing 2), and DR.
また、半二重動作時の無効キャラクタ検出による割込み
を抑止するため、CD (Carrier Detec
t) / CS (C1ear to 5end)をキ
ャラクタ組立処理部6のキャラクタ検出イネーブル制御
に使用する。また、インタフェース信号として上記のD
R,CD、C3に加えてRS (Request to
5end) 、E R(Equipment Rea
dy)を取り込む。In addition, in order to suppress interrupts due to detection of invalid characters during half-duplex operation, CD (Carrier Detect
t) /CS (C1ear to 5end) is used to control the character detection enable of the character assembly processing section 6. In addition, the above D is used as an interface signal.
In addition to R, CD, and C3, RS (Request to
5end), E R (Equipment Rea)
dy).
キャラクタ組立処理部6は、受信キャラクタ検出回路1
0、送信キャラクタ検出回路11、割込み制御回路12
、及びキャラクタ検出回路選択回路13.14からなる
。送信/受信キャラクタ検出回路10.11については
、本装置ではパソコンで実現可能な通信速度及び同期方
式をサポートすれば良いため、パソコン等の通信制御部
に広(使用されている通信制御LSIを利用することが
可能である。The character assembly processing section 6 includes the received character detection circuit 1
0, transmission character detection circuit 11, interrupt control circuit 12
, and character detection circuit selection circuits 13 and 14. Regarding transmission/reception character detection circuit 10.11, since this device only needs to support the communication speed and synchronization method that can be realized by a personal computer, it can be widely used in the communication control section of a personal computer (using the communication control LSI used in it). It is possible to do so.
該LSIはキャラクタ同期式のモデム・インタフェース
制御用LSIであり、CPUから与えられた送信キャラ
クタをシリアル信号に変換して送信すると共に、受信し
たシリアル信号をキャラクタに組み立てて、1キャラク
タ受信完了毎に割込みを上げてCPUに通知する機能を
待つ。This LSI is a character synchronous type modem interface control LSI, which converts the transmission character given from the CPU into a serial signal and transmits it, assembles the received serial signal into a character, and sends a message every time one character is received. Wait for the function to raise the interrupt and notify the CPU.
この割込みをデータ収集タイミングとすることにより、
キャラクタ同期モニタ方式が安価に実現可能となる。該
LSIを送信データ/受信データのモニタ用にそれぞれ
1個ずつ、受信モードで使用する。ただし、受信キャラ
クタ検出用LSIには、RD、、RT、DRをそれぞれ
対応する信号端子に接続するが、送信キャラクタ検出用
LSIでは、送信データを受信データとして扱う必要が
あるため、SDをRD端子、ST2をRT端子に接続す
る。By using this interrupt as the data collection timing,
A character synchronization monitor system can be realized at low cost. One each of the LSIs is used in reception mode for monitoring transmission data and reception data. However, in the received character detection LSI, RD, RT, and DR are connected to their corresponding signal terminals, but in the transmitted character detection LSI, since it is necessary to treat the transmitted data as received data, SD is connected to the RD terminal. , ST2 are connected to the RT terminal.
12は、送信/受信キャラクタ検出回路10゜11から
の1キャラクタ検出割込みを論理処理部7、インタフェ
ース信号保持部5へ伝えるための割込み制御回路である
0本実施例では、最も簡単な例として論理和をとってい
る。Reference numeral 12 denotes an interrupt control circuit for transmitting a single character detection interrupt from the transmitting/receiving character detecting circuit 10 and 11 to the logic processing section 7 and the interface signal holding section 5. It's peaceful.
13.14は半二重通信時のキャラクタ検出抑止のため
のキャラクタ検出回路選択回路である。13 and 14 are character detection circuit selection circuits for suppressing character detection during half-duplex communication.
検出イネーブル信号としては、受信キャラクタ検出向路
10についてはCDをそのまま使用する。As the detection enable signal, CD is used as is for the received character detection path 10.
また、送信キャラクタ検出回路11については、C3が
ONのときに送信キャリアが立っているものとみなして
C3を使用する。いま、キャラクタ検出回路に入力する
選択信号がONのときに受信状態がイネーブルされるも
のとする。Furthermore, the transmission character detection circuit 11 uses C3, assuming that the transmission carrier is on when C3 is ON. It is now assumed that the reception state is enabled when the selection signal input to the character detection circuit is ON.
この場合、選択回路は選択制御信号とCD/C3との論
理和を取るORゲートで構成することができる。モニタ
対象となる通信が全二重の場合は、論理処理部7からの
選択制御信号15をONに保持することによりCD/C
Sの値に関わらず選択信号はONとなり、キャラクタ検
出回路10.11は無条件にイネーブル状態となる。半
二重の場合は、論理処理部7からの選択制御信号をOF
Fとすることにより、CD/CS信号がONのとき選択
信号がONとなり、キャラクタ検出回路10゜11はイ
ネーブル状態となる。In this case, the selection circuit can be configured with an OR gate that takes the logical sum of the selection control signal and CD/C3. If the communication to be monitored is full-duplex, the CD/C
Regardless of the value of S, the selection signal is turned ON, and the character detection circuits 10 and 11 are unconditionally enabled. In the case of half duplex, the selection control signal from the logic processing section 7 is turned OFF.
By setting F, the selection signal is turned ON when the CD/CS signal is ON, and the character detection circuits 10 and 11 are enabled.
以下に、半二重通信の場合の第2図の回路動作を説明す
る。The operation of the circuit shown in FIG. 2 in the case of half-duplex communication will be explained below.
論理処理部7が選択制御信号15をOFFに保持してお
り、キャラクタ検出回路選択回路13への入力信号(C
D)がONになると受信キャラクタ検出回路10の選択
信号がONになり、受信キャラクタの検出が開始される
。受信キャラクタ検出回路10は、外部同期信号RT(
外部同期式の場合)または内部クロック(調歩同期の場
合)に従って受信データ信号RDをサンプリングしてキ
ャラクタ同期の確立をチエツクし、1キャラクタの受信
を完了すると受信キャラクタ検出割込み信号17をON
にする。本割込み信号は、割込み制御回路12を介して
ラッチ信号23となってインタフェース信号保持部5に
入力されて各種インタ ′フェース信号をラッチすると
共に、論理処理部7に対する割込み信号16となって1
キャラクタの検出を通知する。The logic processing unit 7 holds the selection control signal 15 OFF, and the input signal (C
When D) is turned on, the selection signal of the received character detection circuit 10 is turned on, and detection of the received character is started. The received character detection circuit 10 receives an external synchronization signal RT (
Checks the establishment of character synchronization by sampling the received data signal RD according to the internal clock (in the case of external synchronization) or the internal clock (in the case of start-stop synchronization), and turns on the reception character detection interrupt signal 17 when reception of one character is completed.
Make it. This interrupt signal becomes a latch signal 23 via the interrupt control circuit 12 and is input to the interface signal holding unit 5 to latch various interface signals, and also becomes an interrupt signal 16 to the logic processing unit 7 and is input to the interface signal holding unit 5.
Notify character detection.
論理処理部7は、割込みを契機に内部バス22を介して
インタフェース信号保持部5からインタフェース信号1
9、受信キャラクタ検出回路10から受信キャラクタ2
0を読み込む。半二重の場合、受信/送信キャラクタの
いずれが有効であるかは、インタフェース信号19のC
D/CSをチエツクすることにより識別できる。The logic processing unit 7 receives the interface signal 1 from the interface signal holding unit 5 via the internal bus 22 in response to an interrupt.
9. Received character 2 from received character detection circuit 10
Read 0. In the case of half-duplex, which of the receive/transmit characters is valid is determined by the C of the interface signal 19.
It can be identified by checking D/CS.
なお、全二重通信の場合の動作は、送信/受信キャラク
タ検出回路11.10がCD/CSにかかわらず常に選
択されていることを除いて上記と同様である。The operation in the case of full-duplex communication is the same as described above except that the transmission/reception character detection circuit 11.10 is always selected regardless of CD/CS.
本発明により、パソコン程度の通信方式に適用可能な回
線モニタ装置を、パソコン本体の通信制御部と同等(拡
張ボード程度)の安価なハードウェアで実現できる。゛
また、本方式では収集データに冗長性が少ない(従来の
ビット同期モニタ方式の1/8程度)ため、フロッピー
ディスクなどの外部記憶装置に効率的に格納できる。ま
た、専用測定器においても再生時のタイミング精度はキ
ャラクタ単位であることから、収集データ量の圧縮に伴
うモニタ機能の低下はない。According to the present invention, a line monitoring device applicable to a communication system similar to that of a personal computer can be realized using inexpensive hardware equivalent to a communication control section of a personal computer (equivalent to an expansion board). Furthermore, since this method has little redundancy in the collected data (approximately 1/8 of the conventional bit synchronization monitor method), it can be efficiently stored in an external storage device such as a floppy disk. Furthermore, since the timing accuracy during playback in a dedicated measuring device is in units of characters, there is no deterioration in monitoring function due to compression of the amount of collected data.
第1図は本発明の一実施例の構成を示すブロック図、第
2図はR3−232Cインタフェース信号をモニタする
場合を例にとって、第1図におけるインタフェース信号
保持部、キャラクタ組立処理部、及びコネクタ部を中心
にその詳細な構成を示す回路図、である。
符号の説明
1・・・通信装置(パーソナルコンピュータ)、2・・
・回線モニタ部、3・・・回線終端装置(モデム)、4
・・・コネクタ部、5・・・インタフェース信号保持部
、6・・・キャラクタ組立処理部、7・・・論理処理部
、8・・・記憶制御部、9・・・外部バス入出力制御部
、10・・・受信キャラクタ検出回路、11・・・送信
キャラクタ検出回路、12・・・割込み制御回路、13
.14・・・キャラクタ検出回路選択回路、15・・・
選択制御信号、16・・・割込信号、17・・・受信キ
ャラクタ検出割込み信号、18・・・送信キャラクタ検
出割込み信号、19・・・インタフェース信号、20・
・・受信キャラクタ、21・・・送信キャラクタ、22
・・・内部バス、23・・・ラッチ信号、24・・・ラ
ッチレジスタ代理人 弁理士 並 木 昭 夫
代理人 弁理士 松 崎 清FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 shows the interface signal holding section, character assembly processing section, and connector in FIG. 1, taking the case of monitoring an R3-232C interface signal as an example. FIG. Explanation of symbols 1...Communication device (personal computer), 2...
・Line monitor section, 3...Line termination device (modem), 4
... Connector section, 5... Interface signal holding section, 6... Character assembly processing section, 7... Logic processing section, 8... Memory control section, 9... External bus input/output control section , 10... Reception character detection circuit, 11... Transmission character detection circuit, 12... Interrupt control circuit, 13
.. 14...Character detection circuit selection circuit, 15...
Selection control signal, 16... Interrupt signal, 17... Received character detection interrupt signal, 18... Transmitted character detection interrupt signal, 19... Interface signal, 20.
... Reception character, 21 ... Transmission character, 22
...Internal bus, 23...Latch signal, 24...Latch register agent Patent attorney Akio Namiki Patent attorney Kiyoshi Matsuzaki
Claims (1)
一端に接続され、該通信回線の他端側にある他方の通信
装置との間で行う通信を、前記一方の通信装置と回線終
端装置との間においてモニタする回線モニタ装置におい
て、 前記一方の通信装置と回線終端装置との間からモニタす
べき信号を取り込む信号取込部と、該信号取込部から取
り込んだインタフェース信号を保持するためのインタフ
ェース信号保持部と、前記信号取込部から取り込んだ送
受信データをキャラクタに組立てるためのキャラクタ組
立処理部と、モニタ装置全体の制御を行う論理処理部と
、制御プログラムの蓄積および収集データのバッファリ
ングを行う記憶制御部と、外部記憶装置にデータを書き
込む場合等にこれとのインタフェースを司る外部バス入
出力制御部とを具備し、 前記キャラクタ組立処理部が、前記信号取込部から取り
込む送信/受信データを監視してキャラクタ同期の確立
をチェックし、送受信キャラクタを1個検出して組立て
る毎に、前記インタフェース信号保持部に対して信号保
持のラッチ信号を与えると共に、前記論理処理部に対し
て割込みをかけ、論理処理部は該割込みを契機としてキ
ャラクタ組立処理部から1キャラクタを受け取り、かつ
前記インタフェース信号保持部にラッチされたインタフ
ェース信号を取り込み、これらを記憶制御部に書き込む
と共に、該記憶制御部に蓄積された収集データを論理処
理部は編集して前記外部バス入出力制御部を介して外部
記憶装置に出力するようにしたことを特徴とする回線モ
ニタ装置。[Scope of Claims] 1) One communication device is connected to one end of a communication line via a line terminating device, and one communication device is connected to one end of a communication line via a line termination device, and the one communication device is A line monitoring device that monitors between a communication device and a line termination device, comprising: a signal acquisition section that takes in a signal to be monitored from between the one communication device and the line termination device; an interface signal holding section for holding the interface signal, a character assembly processing section for assembling the transmitted and received data fetched from the signal fetching section into a character, a logic processing section for controlling the entire monitor device, and a control program. and an external bus input/output control section that controls the interface with the external storage device when writing data to the external storage device, etc. The transmission/reception data taken in from the signal acquisition section is monitored to check the establishment of character synchronization, and each time one transmission/reception character is detected and assembled, a latch signal for signal holding is given to the interface signal holding section, and , an interrupt is issued to the logic processing unit, and the logic processing unit uses the interrupt as a trigger to receive one character from the character assembly processing unit, captures the latched interface signal in the interface signal holding unit, and stores and controls these. A line monitoring device characterized in that the logic processing section edits the collected data accumulated in the storage control section and outputs the collected data to the external storage device via the external bus input/output control section. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042090A JPH01218246A (en) | 1988-02-26 | 1988-02-26 | Line monitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042090A JPH01218246A (en) | 1988-02-26 | 1988-02-26 | Line monitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01218246A true JPH01218246A (en) | 1989-08-31 |
Family
ID=12626316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63042090A Pending JPH01218246A (en) | 1988-02-26 | 1988-02-26 | Line monitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01218246A (en) |
-
1988
- 1988-02-26 JP JP63042090A patent/JPH01218246A/en active Pending
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