JPH01201984A - 配線基板 - Google Patents

配線基板

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JPH01201984A
JPH01201984A JP63025911A JP2591188A JPH01201984A JP H01201984 A JPH01201984 A JP H01201984A JP 63025911 A JP63025911 A JP 63025911A JP 2591188 A JP2591188 A JP 2591188A JP H01201984 A JPH01201984 A JP H01201984A
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JP
Japan
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wiring
wiring group
wirings
electrical parts
electrical
Prior art date
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Pending
Application number
JP63025911A
Other languages
English (en)
Inventor
Akira Mase
晃 間瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
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Priority to US07/303,241 priority patent/US4934045A/en
Publication of JPH01201984A publication Critical patent/JPH01201984A/ja
Priority to US07/495,757 priority patent/US5025555A/en
Priority to US07/495,758 priority patent/US5072519A/en
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「技術分野」 本発明は、電気部品等を設ける配線基板に関し特に電気
部品等を複数個装着後に、個々にテストを行うことが可
能な配線基板の構造に関するものである。
「従来の技術」 従来、電気部品等を電気回路が描かれた基板上に装着し
、液晶表示装置、イメージセンサ−、サーマルプリント
ヘッド、その他の電子部品を駆動するための回路を持つ
配線基板としてはPボードが一般に使用されていた。
このPボードはエポキシ又はガラスエポキシ樹脂基板上
にエツチング処理等によって形成された銅配線とその銅
配線上にあけられた電気部品の足挿入用の穴よりなるも
ので、この穴に電気部品の足を挿入しはんだ付は等を施
して電気回路に接続してゆくものであった。
このPボードに設けられた電気回路は電気部品を装着す
る以前に、はぼ共通の配線部分が完成しており、電気部
品を装着した後に個々の電気部品のテスト及び個々の電
気部品との接続部のテストを行うことができなかった。
又、Pボードの電気回路を設は特定の電子部品を駆動さ
せる時などはPボードと電子部品の間を接続することが
必要となるため、接続部が増し、不良接続等の新たな問
題が生じてきた。
これに対して、電気部品等を装着する電気回路をイメー
ジセンサ−1液晶表示装置、サーマルヘッド等の電子部
品を構成している基板上の一部に直接電気回路を描き、
そして電気部品を装着する技術も知られている。この方
式はPボードを使う場合に比べて部品点数を減らすこと
ができ、駆動する電子部品との接続部が不要等の点にお
いてすぐれている。
しかしながらこの方法においてもPボードの場合と同様
に基板上の電気回路に対して電気部品を装着した後に個
々の電気部品について良、不良のテスト及び電気部品の
装着時の接続部の良、不良のテストを行うことができな
かった。さらにまた共通の配線に対して複数個の電気部
品を接続するためには多層配線が必要となり製造工程を
複雑にしていた。
第2図にこの従来装置の多層配線部分の製造方法の概略
を示す。
第2図(A)に示されたように基板(1)上に共通配線
05)をウェットエツチング法等により導電性(例えば
銅、ITO等)により形成する。
次に絶縁膜を同図(B)に示すパターンに形成する。こ
こで06)は共通配線05)と技分かれ配線071との
接続を行うコンタクトホールであります。 次に同図(
C)に示すように技分かれ配線07)を形成し、この枝
分かれ配線07)に、電気部品を装着するものでありま
す。
このような多層配線部分において枝分かれ配線07)が
コンタクトホール06)で共通配線05)と接続するた
めにはコンタクトホール06)の寸法に限定が必要とな
る。しかしながら、装着する電気部品の端子の数が多く
なった場合又は、電気部品の数が増した場合、コンタク
トホール0ωの寸法を小さくしなければならず、コンタ
クト不良が発生した、特に印刷法にて絶縁層を形成する
場合はコストを安くできるという利点はあるがコンタク
トホールが形成できないという技術的な問題があった。
「発明の構成」 本発明は前述の如き配線基板の新規な構造に関するもの
であり、特に一部の多層配線部品を有する配線基板で前
述のような問題点が改善された物であります。
すなわち絶縁基板上に複数の共通配線が設けられており
、その共通配線より枝分かれした配線とこの枝分かれし
な配線に電気部品が装着可能な構成を有するものであり
、電気部品装着後に個々の部品の検査を行うことができ
るものであります。
以下に一例を示す図面を用いて本発明を説明する。
第1図に本発明の新規な配線基板の作製方法の一例を示
す。
絶縁性表面を有する基板上(1)上に第1の配線群(2
)を導電性材料で形成する。(同図(A))この時第1
の配線群(2)は1つの電気部品(3)(例えばICチ
ップ)に対しては1かたまりの配線群となっており、隣
の電気部品が接続される第1の配線群(2゛)とは接続
されていない。この状態でもし電気部品を第1の配線群
(2)に装着した場合、個々の電気部品について検査を
行うことができる。もし不良であればこの段階で不良の
電気部品を取りはずし新たに電気部品を付は再度検査す
ることが可能となる。 次にこの第1の配線群の少な(
とも−部をおおって層間絶縁膜(4)を形成する(同図
(B))。その次にこの絶縁膜(4)上を越えて第1の
配線群と同じピッチと巾で第2配線群(5)を形成し、
第1の配線群(2)と(2゛)とを相互接続し共通配線
群を完成させる。このようにして共通配線群と共通配線
群より枝分かれした配線群とを有する配線基板を構成す
ることができる。
本発明は共通配線群、すなわち電気部品が接続されてい
る配線群が複数個相互に接続されて形成している物を最
初から共用させて形成するのではなく最初は個々の電気
部品に対して1つの配線群を形成し、次に必要部分に絶
縁膜を形成し、最後に1つの電気部品に対する1つの配
線群を相互接続することにより共通配線群を設けるもの
であり、このような構成をとることにより特に電気回路
に装着される電気部品の検査を1つづつ行うことができ
るという特徴を持つ。
以下に実施例を示し本発明を詳述する。
〔実施例1〕 本実施例は、本発明を液晶表示装置に応用した例を示す
第3図に本実施例の基板の作製方法の概略を示す。
本実施例では使用する基板(1)として青板硝子を使用
した。この硝子基板は後述のように液晶表示装置のセル
をも兼ねるので高平坦性の硝子を使用した。
この硝子基板上に公知のスパッタ法、蒸着法等によりI
TO(酸化インジューム、スズ)導電膜を形成し、その
ITO膜を基板(1)の大部分を占める液晶表示領域は
、マトリクス構成となるように電極(6)をパターニン
グ、残りの基板の端部に液晶表示駆動回路を構成する第
1の電極群(7)を同時に形成した。
本実施例ではウェットエツチング法にて、電極(6)及
び第1の電極群(7)を形成した。
第3図(A)にはこの状態の基板(1)の端部付近の概
略図を示すものであり、第1の電極群(7)は2つ分し
か描かれてないが、さらに多数分が設けられている。
この時第1の配線群(7)はまだいずれの他の配線部分
とも接続されておらず独立した状態となっている。
次に第1の配線群(7)の電気部品接続部分(8)に液
晶表示装置駆動用の集積回路のチップ(9)を直接フェ
イスダウンボンディングを行う。この時チップ(9)と
基板(1)との接着は紫外線硬化タイプの接着剤を使用
し温度150 ”Cで、約3Kgのプレス圧を加え3分
間、波長365nmの紫外線を照射し硬化した。 この
状態を第3図(B)に示す。この状態では1つのチップ
(9)に対して第1の電極群(7)が独立して設けられ
ている。
この際に、この独立した第1の電極群(7)を検査用の
取り出し端子として、液晶表示装置駆動用の集積回路チ
ップ(9)の検査とフェイスダウンボンディングの接続
部の検査を行う。良品又は接続部が良の場合はよいが不
良品又は接続部が不良の場合は一度接着したチップ(9
)を除去し再度側のチップを取りつけ再び検査を行う。
このようにすることにより液晶表示装置の製造歩留を向
上させることができた。
次に多層配線部分の層間絶縁膜00)を必要部分にスク
リーン印刷法で形成した。材料はエポキシ樹脂を用い厚
さ40〜50μmで第3図(C)に示すような形状で印
刷し180°C30分ベータして形成した。
本実施例のような多層配線部の層間絶縁膜の形状とする
ことによりコンタクトホールが存在しないので印刷の際
のマージンを大きくとることが可能となった。
また、この眉間絶縁膜のパターンとして第4図(A)〜
(C)に示すような形状でも可である。
つまり最低限必要部分には層間絶縁膜が設けられていれ
ばよい。
また、この層間絶縁膜の形成工程を、終えた後に集積回
路チップ(9)を実装する工程、検査をする工程を行っ
てもよい。
次にこの眉間絶縁膜上を渡って、独立した第1の配線群
(7)に接続する第2の配線群(11)を形成し、第1
の配線群(7)を相互に接続し、共通配線を構成させる
。この様子を第3図(D)に示す。
この第2の配線群(11)は、銅ペーストをスクリーン
印刷法によりパターンどおりに印刷した後、180°C
20分のベータを行って形成した。
さらに、これら基板の端部付近全面に保護膜を形成した
このようにして、硝子基板上に電気回路を有し電気部品
が装着された配線基板を完成することができた。
この基板とほぼ同様の工程でもう一方の基板を作成し、
両基板に液晶表示装置として必要な処理を施した後に2
つの基板(1)を重ね合わせ、間にギャップ間隔を一定
に保つスペーサをはさんでその外周をシールし液晶セル
を完成し、その空間に液晶材料を注入し液晶表示装置を
完成させた。
本実施例において液晶表示装置の基板(1)上の電極(
6)のバターニングは従来より公知のエツチング法でも
よいが本出願人が出願している特願昭61−18620
2号に記載のようにエキシマレーザ−を用いたバターニ
ングを行ってもよい。
この場合はウェット工程を用いないためその工程コスト
材料コストを削減できる。
またこの場合には第1の配線群(7)も第2の配線群(
11)同様に印刷法にて形成してもよい。
〔実施例2〕 本実施例では、本発明の構成をイメージセンサ−に応用
した場合を記載する。
基板(1)上に所定のバターニングを施した第1の導電
膜02)と、光電変換を行う半導体層03)と第2の導
電膜04)とを従来公知の技術を用いて形成されたセン
サーアレイの基板(1)の端部付近にセンサーアレイ駆
動用の電気回路を設ける。そのためにスクリーン印刷法
により銅ペーストを用いて第1の配線群のパターンを形
成する。
この時第1の配線群(7)とセンサーアレイの第1の導
電膜又は第2の導電膜とは位置合わせを行って一部接続
させる。
次にこの印刷された基板をベークして銅ペーストを焼き
固め配線を形成する。この時の温度はセンサーに使用さ
れている材料が影響を受けない程度好ましくは200 
”C以下で焼成することが好ましい。
次にこの第1の配線群(7)の少なくとも一部をおおっ
て層間絶縁膜0ωを実施例1と同様の方法で形成した後
に第1の配線群(7)にイメージセンサ−駆動用のIC
(9)をフェースダウンボンディングして接続し、IC
(9)及びIC(9)と第1の配線群(7)との接続部
分の検査を行った。
この際ICチップ(9)と基板(1)との接続は仮接着
の状態とし、ICの検査を行い不良がなければ完全接着
を行い不良があれば一部ICチップ(9)をはずし再度
接続を行い完全接着を行った。
このようにすることにより不良の場合ICチップを取り
はずす際に同時に第1の配線群をも誤って除去する事故
の発生をなくすることができ、より製造の歩留を向上さ
せることが可能となった。
その後、第2の配線群の印刷、保護膜の印刷等を実施例
1と同じ条件にて行いイメージセンサ−を完成させた。
本発明はその他の電気、電子部品に巾広く応用できるこ
とは言うまでもないが、前述の実施例1.2に示すよう
にCOG (チップオングラス)、C0B(チップオン
グラス)等の技術を用いてICチップを直接に基板上に
設ける際に応用すると製造コスト、製造工程の削減に顕
著な効果を得ることが可能となった。
〔効果〕
本発明の構成を有することにより従来では不可能であっ
た電気回路に装着された電気部品の検査を製造が完成す
る以前に行い、その良、不良の判定を行うことができ、
製品の歩留りを格段に向上させることができた。
また、共通配線と枝分かれ配線とを接続するコンタクト
ホールを全くなくすることができるか、その大きさを大
きくすることができるのでその製造工程での位置合わせ
の精度に余裕が生じる。
また、配線の位置合わせ精度に余裕が生じるため各配線
をすべてスクリーン印刷にて行うことができ、その製造
コストを格段に下げることができた。
【図面の簡単な説明】
第1図、第3図は本発明の概略製造工程の様子を示す。 第2図は従来の配線基板の多層配線部の様子。 第4図は本発明の眉間絶縁膜のパターンの例を示す。 1・・・・・基板 2.7・・・第1の配線群 5.11・・第2の配線群 10・・・・層間絶縁膜 9・・・・・ICチップ

Claims (2)

    【特許請求の範囲】
  1. 1.絶縁基板上に設けられた複数の共通配線と前記共通
    配線より技分かれした電気部品接続用の複数の配線とを
    有する配線基板において前記複数の共通配線はある特定
    の長さを有する少なくとも2つの配線を相互に電気的な
    接続を行って構成されている配線基板。
  2. 2.絶縁基板上に設けられた複数の共通配線と前記共通
    配線より枝分かれした電気部品接続用の複数の配線とを
    有する配線基板において、前記複数の共通配線および枝
    分かれした配線は、直線状の配線と折れ曲がった直線状
    の配線とを必要部分に絶縁膜を挟んで電気的に接続して
    構成されることを特徴とする配線基板。
JP63025911A 1988-02-03 1988-02-05 配線基板 Pending JPH01201984A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63025911A JPH01201984A (ja) 1988-02-05 1988-02-05 配線基板
US07/303,241 US4934045A (en) 1988-02-05 1989-01-30 Method of producing electric circuit patterns
US07/495,757 US5025555A (en) 1988-02-05 1990-03-19 Method of producing electric circuit patterns
US07/495,758 US5072519A (en) 1988-02-03 1990-03-19 Method of producing electric circuit patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63025911A JPH01201984A (ja) 1988-02-05 1988-02-05 配線基板

Publications (1)

Publication Number Publication Date
JPH01201984A true JPH01201984A (ja) 1989-08-14

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ID=12178960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63025911A Pending JPH01201984A (ja) 1988-02-03 1988-02-05 配線基板

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JP (1) JPH01201984A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0390467U (ja) * 1989-12-28 1991-09-13
JP2000307319A (ja) * 1999-04-20 2000-11-02 Funai Electric Co Ltd 受信装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0390467U (ja) * 1989-12-28 1991-09-13
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